在方式1中，有兩種時鐘提供方式，其一由CLKR提供時鐘。

但這種連接方式能提供的時鐘最大為3.2MHz，另外可由外部電路提供時鐘，最高可達系統(tǒng)的最大時鐘5.5MHz，實現(xiàn)高速連接，根據(jù)設計要求，在實際使用時選擇第二種連接方式。具體電路設計如 5所示。

CLKIN（14）外接一有源振蕩器，提供5MHz的時鐘；

MODE（16）接+5v電源，/CS接地：選擇工作模式；

/CONVST（13）接TMS320VC5402的XF引腳，由DSP的通過XF控制數(shù)據(jù)轉換；

SCLK（12），F(xiàn)STRT（10），SDATA（11）分別和DSP的BLCKR0，BFSR0，BDR0連接’接收傳送時鐘，幀同步信號，數(shù)據(jù)。

CLKIN是MAX121的輸入時鐘，而SCLK使數(shù)據(jù)移位進入處MAX121，CLKIN由外部時鐘振蕩器驅動（5MHz）。TMS320VC5402的XF引腳（通用I/O口）驅動MAX121輸入端為低，啟動一次轉換。TMS320VC5402的BCLKR0(接收時鐘)端配置為輸入，并由MAX121的SCLK輸出端驅動。MAX121的SDATA輸出端數(shù)據(jù)在時鐘的上升沿改變狀態(tài)，而在時鐘下降沿，數(shù)據(jù)被鎖存到TMS320VC5402的DR輸入端。這樣可提供1/2個時鐘周期，以滿DR輸入端所需要的數(shù)據(jù)建立和保持時間。MAX121 SCLK和SDATA之間的最大時滯在+25時為65ns，所以1/2個時鐘周期足以滿足要求的建立和保持時間.

MAX121的FSTRT輸出驅動TMS320VC5402的BFSR0輸入，以對數(shù)據(jù)分幀。FSTRT輸出的下降沿指示MSB已準備好,可被鎖存。在下一個時鐘下降沿，MSB被鎖存在TMS320VC5402。使用這種接口，配置TMS320VC5402可接收16位，于是14位數(shù)據(jù)被時鐘同步移入DSP，同時跟隨兩位尾隨的0。

結論

該設計部論的硬件部分和軟件部分都已經(jīng)得到實驗驗證，并將其應用到研發(fā)之中，與同類A/D比較，與DSP等有簡易的接口，應用方便，而且有著較高的分辨率，實用性很強。