圖5是中斷接收子程序的流程圖。串口每進入一個字節(jié)就產生一次串口中斷，進入到該子程序中。每次中斷都要先檢查聯(lián)絡標志位，若該標志位為0，則表明送入的是聯(lián)絡字節(jié)，檢查該字節(jié)和約定的聯(lián)絡信號是否一致，若一致， 表明通信正常，將聯(lián)絡標志位置1；如果聯(lián)絡標志位已被置1，則檢查數(shù)據(jù)結束標志位，若該標志位為0，則將數(shù)據(jù)以字節(jié)為單位寫入FIFO1，每次中斷寫入一個字節(jié)，并將計數(shù)器減1，若計數(shù)器減到零，表明數(shù)據(jù)傳輸結束，將數(shù)據(jù)結束標志位置1并跳出中斷。

發(fā)送子程序執(zhí)行的是將數(shù)據(jù)從FIFO2發(fā)送到PC機的過程，與接收子程序流程基本相同，只是前者為查詢方式，后者為中斷方式，故不贅述。

4 測試結果

根據(jù)以上方案進行了電路設計和調試。被測FPGA(Field Programme Gate Array)單元電路的數(shù)據(jù)總線頻率為40 MHz，數(shù)據(jù)總線寬度為32 b，要求測試的數(shù)據(jù)量為2 Mb。RS232口采用19．2 k的波特率，數(shù)據(jù)輸出或輸入需要約2．5 min，但比起使用PCI或USB接口的開發(fā)代價，這種時間上的微耗是完全可以接受的。

為了驗證測試接口板，先令單元電路不對數(shù)據(jù)做任何處理，只與測試接口板進行時序上的配合，兩者進行聯(lián)調?？梢钥吹綇挠嬎銠C產生的數(shù)據(jù)文件與送回的數(shù)據(jù)文件完全相同，這就證明該測試接口板能夠準確無誤地傳送數(shù)據(jù)。然后再令單元電路在時序配合的基礎上加載自己的功能程序，就可以在計算機內分析和比較單元電路的輸出結果了，測試結果表明單元電路的輸出與計算機仿真的結果完全符合，進一步證明了該測試方案的正確性。

如果需要測試不同數(shù)據(jù)總線寬度的電路，只需根據(jù)需要改變FIFO的總線匹配設置管腳的電平，并修改單片機程序中的相應語句即可?？梢钥闯?，該測試接口板在應用方面有較大的靈活性。

5 結語

迄今為止，基于本方案的測試接口板已經成功地完成了多項單元電路的性能測試工作。實踐證明其工作穩(wěn)定可靠，實現(xiàn)簡單，并且可以測試不同數(shù)據(jù)總線速率(110 MHz以下)、數(shù)據(jù)寬度(36 b以下)以及各種不同功能的單元電路。這種以相對低廉的控制器件為主測試較高速數(shù)字單元電路的方案，在通信系統(tǒng)的設計和調試方面有重要的實際應用價值。