2.2 脈沖信號(hào)接口

被測(cè)脈沖信號(hào)為功率驅(qū)動(dòng)信號(hào)，用于驅(qū)動(dòng)功率負(fù)載，驅(qū)動(dòng)電流通常為幾mA至幾百mA，采用集電極開(kāi)路門(OC)形式輸出，通常為+12～+30 V信號(hào)。為了兼容多種信號(hào)電平，并能隔離功率型信號(hào)與普通基帶電平信號(hào)，實(shí)現(xiàn)較好的電磁兼容性，本系統(tǒng)采用光電耦合器作為信號(hào)隔離與電平轉(zhuǎn)換的接口器件。

TLP121是東芝公司生產(chǎn)的光電耦合器，隔離阻抗為MΩ級(jí)，其前向驅(qū)動(dòng)電流(IF)最大為20 mA，后端開(kāi)關(guān)開(kāi)啟和閉合時(shí)間均為μs級(jí)，可以滿足本系統(tǒng)對(duì)測(cè)量誤差不大于1 ms的要求。輸入接口電阻設(shè)為可調(diào)電阻，可適應(yīng)不同輸入電壓。

脈沖信號(hào)接口電路如圖3所示。脈沖信號(hào)正線和回線連接至光耦的前端(圖3中TLP121的1、3引腳)，后端(圖3中TLP121的4、6引腳)采用板內(nèi)5V電源上拉，通過(guò)施密特電路74HC14整形后發(fā)送至接口處理FPGA。當(dāng)脈沖信號(hào)有效時(shí)，光耦前端有電流流過(guò)，接口電路輸出高電平“1”;脈沖信號(hào)無(wú)效時(shí)，接口電路輸出低電平“0”。

2.3 接口處理FPGA

由于需要對(duì)80路脈沖信號(hào)進(jìn)行檢測(cè)，采用單片機(jī)無(wú)法滿足并行處理的需求，因此選用FPGA完成脈沖采樣功能。接口處理FPGA采用Altera公司的FLEX10K50，工作主頻為6 MHz，存儲(chǔ)芯片采用EPC1PC8。

其主要功能有三部分：分頻定時(shí)器、采樣數(shù)據(jù)緩存、外圍控制邏輯。FPGA對(duì)主時(shí)鐘進(jìn)行分頻，形成周期為1 ms的時(shí)鐘信號(hào)。FPGA每ms對(duì)80路脈沖信號(hào)完成并行采集一次，將數(shù)據(jù)存放在寄存器中，同時(shí)向單片機(jī)發(fā)出中斷信號(hào)，通知單片機(jī)發(fā)起數(shù)據(jù)搬移，以及單片機(jī)內(nèi)部的時(shí)間計(jì)數(shù)器自增。采樣數(shù)據(jù)緩存模塊用于將80路脈沖信號(hào)同時(shí)鎖存至內(nèi)部寄存器，單片機(jī)每ms全部讀取一次。外圍控制邏輯用于單片機(jī)外圍各控制信號(hào)的譯碼，包括控制寄存器、各芯片控制信號(hào)譯碼，以及其他輔助功能的實(shí)現(xiàn)。

2.4 單片機(jī)系統(tǒng)

單片機(jī)系統(tǒng)采用Atmel公司的AT89C51，配合32KB外部SRAM 62256以及4 KB雙口數(shù)據(jù)RAMIDT71342。其中，CPCI總線訪問(wèn)雙口數(shù)據(jù)RAM的L端口，8051訪問(wèn)R端口。

單片機(jī)工作主頻設(shè)計(jì)為20 MHz。單片機(jī)P0口和P2口作為通用的數(shù)據(jù)線和地址線使用，配合地址鎖存器74HC373 工作;P1口不使用;P3口中僅使用了P3.2用于接收外部中斷，即來(lái)自接口處理FPGA的中斷。FPGA內(nèi)部定時(shí)器每ms產(chǎn)生一個(gè)中斷脈沖，用于單片機(jī)軟件計(jì)時(shí)器的激勵(lì)時(shí)鐘，同時(shí)通知單片機(jī)讀取脈沖信號(hào)接口采樣數(shù)據(jù)。

單片機(jī)的外部地址空間劃分如表1所列。

單片機(jī)產(chǎn)生的脈沖信號(hào)數(shù)據(jù)幀格式如圖4所示。每個(gè)數(shù)據(jù)幀包含14個(gè)字節(jié)數(shù)據(jù)，時(shí)間碼為4個(gè)字節(jié)，加電后從0開(kāi)始計(jì)時(shí)，單位為ms;采樣脈沖數(shù)據(jù)共10個(gè)字節(jié)，對(duì)應(yīng)80路脈沖信號(hào)。