3　仿真驗(yàn)證和性能分析

本文的設(shè)計(jì)流程是首先確定IDCT算法, 并用其C語言描述作為設(shè)計(jì)規(guī)范。然后根據(jù)設(shè)計(jì)規(guī)范用verilog RTL 描述硬件, 用verisity公司(已被Cadence公司收購)的E語言搭建驗(yàn)證環(huán)境, 并將C語言的設(shè)計(jì)規(guī)范嵌入E驗(yàn)證環(huán)境中, 通過E語言產(chǎn)生隨機(jī)激勵(lì), 同時(shí)發(fā)給verilogRTL和C設(shè)計(jì)規(guī)范, 并將兩者的結(jié)果作比較。這樣既保證了硬件實(shí)現(xiàn)和C設(shè)計(jì)規(guī)范完全一致, 又通過C設(shè)范的重用縮短了驗(yàn)證周期。

我們使用SYNOPSYS 的Design Compiler 對(duì)本設(shè)計(jì)進(jìn)行了綜合, 綜合采用SMIC的0.8um的標(biāo)準(zhǔn)單元庫。結(jié)果顯示本設(shè)計(jì)的關(guān)鍵路徑在反量化處, 因?yàn)榇颂幹苯邮褂昧艘淮纬思硬僮?。?給出了本設(shè)計(jì)的特性。本設(shè)計(jì)完成更多解碼功能, 主頻更高, 乘法器更少, 而且引入了可與系統(tǒng)復(fù)用的片上內(nèi)存。

我們分I幀和非I幀兩種情況分析本設(shè)計(jì)的處理時(shí)間。在處理I 幀時(shí)要進(jìn)行反量化, 不需要運(yùn)動(dòng)補(bǔ)償疊加。由于反量化是在數(shù)據(jù)輸入的同時(shí)進(jìn)行的, 所以處理時(shí)間由非零值的寫入時(shí)間Tinput , IDCT 計(jì)算間Tidct和寫回顯存的時(shí)間Toutput三部分組成。這三部分如圖6 (a) 所示的并行處理。在處理非I 幀時(shí), IDCT的結(jié)果需要與運(yùn)動(dòng)補(bǔ)償?shù)慕Y(jié)果疊加, 所以處理時(shí)間時(shí)由非零值的寫入時(shí)間Tinput , IDCT 計(jì)算時(shí)間Tidct,取運(yùn)動(dòng)補(bǔ)償數(shù)據(jù)時(shí)間Tfetch , 疊加并寫回顯存的時(shí)間Toutput四部分組成。如圖6 (b) 所示的并行處理。

(a)I 幀處理時(shí)間 (b) 非I 幀處理時(shí)間

圖6　處理時(shí)間

其中取運(yùn)動(dòng)補(bǔ)償?shù)慕Y(jié)果和最后寫回現(xiàn)存都要占用總線接口, 所以要依次進(jìn)行。從這兩幅圖可以看出, 并行處理使得這兩種情況總的處理時(shí)間是相同的。以行IDCT一般情況15% ,OnlyDC情況70% , Halfzero情況10% 計(jì)算, 一個(gè)block 的IDCT 所需的周期Tidct為：

T idct = (0 × 70%+ 14 × 10%+ 20 × 20% ) × 8 + 20 × 8 = 203.2 (個(gè)周期)

如不考慮回寫時(shí)由顯存造成的延時(shí),M PEG24加速器處理的處理時(shí)間T 為：

T = Tinput + 6 × Tidct + Toutput = 6 × 64 × 15%+ 6 × 203 + 64 = 1340.8 (周期/宏塊)

4　結(jié)論

本文給出了一種應(yīng)用于嵌入式系統(tǒng)芯片的MPEG-4 解碼加速模塊。本設(shè)計(jì)面向MPEG-4 簡(jiǎn)單層, 將四個(gè)亮度塊和兩個(gè)色差塊一起并行處理, 使流水線更加緊湊; 由于內(nèi)部存儲(chǔ)器的帶寬有限, 我們只使用兩個(gè)乘法器完成IDCT , 并使用較小面積的代價(jià)將于IDCT密切相關(guān)的反量化和運(yùn)動(dòng)補(bǔ)償疊加一起實(shí)現(xiàn), 這樣進(jìn)一步減少了數(shù)據(jù)在總線上的傳輸, 更有利于提高速度和減小功耗。本設(shè)計(jì)在以北京大學(xué)微處理器研究中心UN ITY-1為內(nèi)核的SoC-UN ITY805+ 中, 已經(jīng)得到應(yīng)用。實(shí)驗(yàn)表明可以實(shí)現(xiàn)MPEG-4簡(jiǎn)單層CIF格式的視頻解碼。