該信息處理平臺在FPGA和DSP外圍增加調(diào)理電路、A／D裝換器、PROM、SBSRAM、DPRAM、FLASH、電源及電源濾波電路等。FPGA+DSP架構(gòu)最大的特點是結(jié)構(gòu)靈活，適于模塊化設(shè)計，能有效地提高算法效率，因而非常適用于成像系統(tǒng)的信息處理。從圖2可以看出，該系統(tǒng)通過FPGA，利用LVDS標(biāo)準(zhǔn)電路設(shè)計完成圖像數(shù)據(jù)的輸出。在該系統(tǒng)中，LVDS有三路差分輸出，其中兩路傳送數(shù)據(jù)(DA，DB)，一路傳送時鐘(C)。傳送格式的要求如下：DA(DAX)為發(fā)送16位數(shù)據(jù)線，傳送系統(tǒng)給圖像采集設(shè)備的所有數(shù)據(jù)。包括每幀開頭發(fā)送一個幀計數(shù)，幀正程發(fā)送圖像數(shù)據(jù)(實時圖像數(shù)據(jù)、濾波圖像數(shù)據(jù)及二值像數(shù)據(jù)，按DSP要求傳送)。圖像數(shù)據(jù)為12位或14位，按需要傳送。16位數(shù)據(jù)的分配如下：最高位為奇偶校驗位，“1”表示奇數(shù)，“0”表示偶數(shù)；次高位為正逆掃信號，“1”表示正掃，“0”表示逆掃；在每幀的開頭，圖像數(shù)據(jù)輸出之前，添加2個驗證字——FDB18540，作為接收方判斷每幀數(shù)據(jù)傳送的起始點；幀正程開始后，傳圖像數(shù)據(jù)14位，如傳的是12位圖像數(shù)，則其14，13位填0，后12位為圖像數(shù)據(jù)。
DB(DBX)：發(fā)送同步信號，每字同步，與首數(shù)據(jù)最高位同時發(fā)出，寬度為半個時鐘C(CX)：時鐘信號，始終保持。在LVDS設(shè)計實現(xiàn)過程中參考XAPP233的設(shè)計方法，16位數(shù)據(jù)通過并轉(zhuǎn)串移位寄存器進(jìn)行移位處理，將偶數(shù)位鎖存于傳送時鐘的上升沿，奇數(shù)位鎖存于傳送時鐘的下降沿。其輸入／輸出采用DDR技術(shù)，保證雙沿觸發(fā)。移位寄存器時鐘示意圖如圖3所示。最終輸出數(shù)據(jù)的時鐘鎖存的位置如圖4所示。LVDS電路功能框圖如圖5所示。