編譯、仿真及FPGA實(shí)現(xiàn)
在Altera公司的可編程邏輯器件集成開發(fā)平臺Quartus II 8.0下完成程序的編輯、編譯并進(jìn)行時序仿真。

1）編譯：編譯是EDA設(shè)計中的核心環(huán)節(jié)。軟件將對設(shè)計輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化， 適當(dāng)?shù)赜靡黄蚨嗥骷M(jìn)行適配，最后產(chǎn)生編程用的編程文件。主要包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過程。自動售貨機(jī)控制模塊VHDL文件編譯報告如圖2所示。

圖2 編譯報告

報告中給出了進(jìn)行編譯的時間、采用的開發(fā)軟件的版本、頂層設(shè)計實(shí)體名、選用器件的系列和型號、時序分析情況、占用資源情況及引腳使用情況等信息。

2）時序仿真：編譯后對系統(tǒng)和各模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能及檢查和消除競爭冒險是非常有必要的。仿真前，先利用波形編輯器建立波形文件，仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點(diǎn)的信號變化。若發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改設(shè)計邏輯。自動售貨機(jī)控制模塊仿真波形如圖3所示。

圖3 時序仿真波形

3） FPGA實(shí)現(xiàn)：將編譯階段生成的編程數(shù)據(jù)文件通過Quartus II 下載到芯片EPF10K10LC84-4中，并在電子設(shè)計自動化實(shí)驗(yàn)系統(tǒng)中進(jìn)行測試得到了正確的結(jié)果。