圖4　各種操作方式下的時鐘偏移

　　分析引起skew偏大的原因，通過在ICC中跟蹤路徑，查看時鐘網絡電路圖，發(fā)現(xiàn)時鐘層分布極不均勻，分支節(jié)點最大相差6 層。在具體時序路徑中，兩條路徑延時過大，插入了許多不必要的buffer，為構造一個平衡的時鐘樹，減小skew并減少對功耗的影響，在CTS階段采取了三個措施。

　　第一，設置set_clock_tree_op tions– LOGIC_ level_bal2ance為true。CTS的操作模式有三種: 模塊模式，頂層模式，邏輯級平衡模式。默認為模塊模式。

　　此處選取邏輯級平衡模式可得到最佳的skew，但對功耗有一定影響。第二，復制門控單元。主要是通過修正ICG輸出端的DRC來平衡扇出，并添加緩沖單元來驅動沒有被門控的寄存器使得整個時鐘樹的結構更加平衡。首先設置cts_push _down_ buffer為true。然后sp lit_ clock _ gate – ob2jects { 3 . / latch} – gate_ sizing– gate_ relocation。

　　并且在時鐘樹綜合時結合使用- inter_clock_bal2ance選項。最后，為了彌補功耗優(yōu)化方面的不足，在CTS完畢之后用p synop t– power。不采用門控時鐘、采用門控時鐘但不做skew優(yōu)化、采用門控時鐘且進行skew優(yōu)化三種情況下的skew見圖4。由此可見，優(yōu)化后的skew較原來相比雖有所增大，但要遠小于優(yōu)化前的設計。

　　2. 3　功耗測量過程及實驗結果分析

　　布局布線完成后，導出網表到VCS中進行后仿，并得到分析功耗所需的saif文件。將此saif文件和布局布線后帶有實際延時信息的網表讀入PT中，加以適當?shù)臅r序約束進行功耗分析，得到如圖5所示的分析結果。

　　由圖5可知， 采用門控時鐘技術后的設計總體功耗下降了22. 6 %。其中， 開關功耗下降了63. 2 % ，內部功耗下降了21. 9 %，體現(xiàn)了引入門控時鐘技術的優(yōu)勢，因為門控時鐘主要用于降低動態(tài)功耗，泄露功耗略有下降?？偣挠稍瓉淼? mW降低至778 uW，功耗降低效果非常明顯。除此之外，芯片核的面積也略有減小。

圖5　布局布線完成后的功耗分析結果

　　3　結語

　　越來越多低功耗設計方法的出現(xiàn)為低功耗設計提供了無限的空間。門控時鐘技術作為當前比較成熟的一種低功耗方法，已經得到普遍應用。本設計全面講述了門控時鐘的后端實現(xiàn)方法，并提出了一種門控控制項的設置方法，解決了由其引起的時鐘偏移問題，對VLSI深亞微米低功耗電路物理層的實現(xiàn)有一定的實用價值。