基于FPGA的智能儀器遠程控制系統(tǒng)設計
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3 仿真結果
FPGA采用的系統(tǒng)時鐘頻率為50 MHz，仿真工具為Modelsim SE 6．5a，仿真用數(shù)據(jù)為連續(xù)的8 b數(shù)據(jù)。仿真結果如圖4所示。本文引用地址：http://www.biyoush.com/article/162169.htm
圖4為FPGA讀USB內部FIFO的仿真結果，DATA為模擬從USB口接到的數(shù)據(jù)，該數(shù)據(jù)已存在于USB芯片的FIFO中。FIFODATA為FPGA接到的數(shù)據(jù)，由上可以看出，F(xiàn)PGA可以將USB接受到的數(shù)據(jù)解析出來。
圖5為RS 232與FPGA接口部分仿真結果?？梢钥闯?，由RS 232接收串行數(shù)據(jù)RXD已經(jīng)轉換為并行數(shù)據(jù)din。程序中是在一個有效字節(jié)結束后將其存入FIFO中，由圖可以驗證。圖6頂層模塊仿真圖，為了驗證由FPGA發(fā)出的數(shù)據(jù)能正確的接受到，先由FPGA內部發(fā)數(shù)據(jù)，然后通過RS 232的TXD端口發(fā)出，讓RXD與TXD相連再接收，可以看出發(fā)出的數(shù)據(jù)可以被正確的接收回來并傳向USB接口，說明時序正確。同理可以驗證USB端的收發(fā)時序。
4 結語
本文采用FPGA實現(xiàn)了USB與RS 232間的接口轉換及數(shù)據(jù)處理的功能。設計中先入先出存儲器的運用解決了數(shù)據(jù)的緩存的和速率匹配問題，有限狀態(tài)機的運用使得程序設計更加清晰可靠。該設計將復雜的信號運算集中在FPGA中完成，利用FPGA獨特的并行處理能力，減小上位機工作量的同時，提高了系統(tǒng)運行速度。
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