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            JPEG解碼器IP核的設(shè)計(jì)與實(shí)現(xiàn)

            作者: 時(shí)間:2011-05-24 來(lái)源:網(wǎng)絡(luò) 收藏

            1.6 IDCT模塊
            2D-IDCT的選用行列分解法,所以主要功能模塊包括1D-IDCT模塊和行列轉(zhuǎn)置模塊。因?yàn)槿魉€系統(tǒng)解碼硬件成本很高,所以中主要通過(guò)提高運(yùn)算并行度和在功能模塊內(nèi)部流水線運(yùn)算來(lái)提高解碼速度。IDCT模塊中采用了兩個(gè)1D-IDCT處理單元,并通過(guò)流水線技術(shù)實(shí)現(xiàn)高運(yùn)算速率。
            1.6.1 1D-IDCT模塊設(shè)計(jì)
            本設(shè)計(jì)采用了一種運(yùn)算量少、數(shù)據(jù)流簡(jiǎn)單且適于流水線實(shí)現(xiàn)的IDCT算法。通過(guò)對(duì)1D-IDCT數(shù)據(jù)流程的合理劃分,將其分4級(jí),在每級(jí)中間插入寄存器,對(duì)每級(jí)流水線內(nèi)部運(yùn)算的時(shí)序進(jìn)行合理安排,在每級(jí)流水線內(nèi)共享算術(shù)單元,降低硬件成本。1D-IDCT快速算法的數(shù)據(jù)流程如圖6所示。
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            本文引用地址:http://www.biyoush.com/article/162053.htm

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            通過(guò)對(duì)1D-IDCT數(shù)據(jù)流程的合理安排和資源共享,本設(shè)計(jì)共需4個(gè)加法器,4個(gè)減法器和4個(gè)乘法器,所用硬件資源比較少。而且本設(shè)計(jì)的處理速度快,每個(gè)時(shí)鐘周期輸入兩個(gè)像素,完成1D-IDCT的延遲時(shí)間是6個(gè)時(shí)鐘周期。在流水運(yùn)算時(shí)計(jì)算一個(gè)8點(diǎn)1D-IDCT只需要4個(gè)時(shí)鐘周期。
            1.6.2 行列轉(zhuǎn)置模塊設(shè)計(jì)
            行列轉(zhuǎn)置矩陣的實(shí)現(xiàn)大部分設(shè)計(jì)采用雙RAM進(jìn)行乒乓操作完成,本設(shè)計(jì)采用一個(gè)8×8寄存器陣列和方向控制信號(hào)完成,可節(jié)省一半硬件資源,且控制簡(jiǎn)單。當(dāng)有信號(hào)輸入時(shí),方向控制信號(hào)值初始設(shè)為0,這時(shí)寄存器陣列的輸入輸出方向是從左到右,64個(gè)時(shí)鐘周期后方向控制信號(hào)反向變?yōu)?,這時(shí)寄存器陣列的輸入輸出方向是從下到上。如此循環(huán),即可實(shí)現(xiàn)行列轉(zhuǎn)置,如圖7所示。

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            2 綜合、仿真與性能分析
            設(shè)計(jì)時(shí)先用Matlab進(jìn)行算法級(jí)仿真與驗(yàn)證,在RLT級(jí)設(shè)計(jì)時(shí)采用Verilog語(yǔ)言實(shí)現(xiàn),在Modelsim6.1中進(jìn)行功能仿真,選擇VIRTEX2系列xc2v250器件進(jìn)行FPGA驗(yàn)證,從軟硬件方面都驗(yàn)證了設(shè)計(jì)的正確性。
            使用Synopsys公司的Design Compiler工具在0.18μm的SMIC CMOS工藝條件下,對(duì)RTL代碼進(jìn)行綜合優(yōu)化。通過(guò)設(shè)置不同的面積、時(shí)序及功耗約束條件,縮短關(guān)鍵路徑的延時(shí),時(shí)鐘頻率可達(dá)100 MHz的最優(yōu)設(shè)計(jì),綜合出面積為721 695μm2,不包括存儲(chǔ)單元需要34.6 kB標(biāo)準(zhǔn)門(mén)。本設(shè)計(jì)能每秒能夠解碼1 920×1 080圖形25幀以上,所以也能用于一些有低成本需求的監(jiān)控、錄像系統(tǒng)。

            3 結(jié)束語(yǔ)
            介紹了基于靜止圖像壓縮標(biāo)準(zhǔn)核的設(shè)計(jì),描述了硬件設(shè)計(jì)過(guò)程,提出了一種高效、低成本的架構(gòu)。設(shè)計(jì)通過(guò)VIRTEX2平臺(tái)進(jìn)行了FPGA驗(yàn)證,并使用Synopsys公司的DC工具在SMIC 0.18 μmCMOS工藝條件下,對(duì)設(shè)計(jì)進(jìn)行面積和時(shí)間的優(yōu)化,在100 MHz時(shí)鐘頻率下工作時(shí)電路面積為721 695μm2,每秒能夠解碼1 920×1 080圖形25幀以上。本設(shè)計(jì)還支持多種圖像質(zhì)量和圖像格式,有較寬的壓縮比范圍,設(shè)計(jì)具有獨(dú)立性和完整性,也適用于數(shù)碼相機(jī)、手機(jī)和掃描儀等各種應(yīng)用。


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