摘要：在對(duì)低噪聲CMOS圖像傳感器的研究中，除需關(guān)注其噪聲外，目前數(shù)字化也是它的一個(gè)重要的研究和設(shè)計(jì)方向，設(shè)計(jì)了一種可用于低噪聲CMOS圖像傳感器的12 bit，10 Msps的流水線(xiàn)型ADC，并基于0．5μm標(biāo)準(zhǔn)CMOS工藝進(jìn)行了流片。最后，通過(guò)在PCB測(cè)試版上用本文設(shè)計(jì)的ADC實(shí)現(xiàn)了模擬輸出的低噪聲CMOS圖像傳感器的模數(shù)轉(zhuǎn)換，并基于自主開(kāi)發(fā)的成像測(cè)試系統(tǒng)進(jìn)行了成像驗(yàn)證，結(jié)果表明，成像畫(huà)面清晰，該ADC可作為低噪聲CMOS圖像傳感器的芯片級(jí)模數(shù)轉(zhuǎn)換器應(yīng)用。
關(guān)鍵詞：流水線(xiàn)ADC；低噪聲CMOS圖像傳感器；成像；Labview

CMOS圖像傳感器(CMOS image sensor，CIS)在近二十年來(lái)取得了飛速的發(fā)展，得益于有源像素傳感器(Active PixelSensor)的出現(xiàn)、相關(guān)雙采樣技術(shù)(Correlated Double Sampling)的發(fā)明以及工藝的進(jìn)步等，用于低噪聲應(yīng)用領(lǐng)域的CMOS圖像傳感器也取得了長(zhǎng)足的發(fā)展。由于CMOS傳感器具有先天的低成本、易于集成等優(yōu)點(diǎn)，CMOS傳感器在低噪聲應(yīng)用領(lǐng)域也已引起了越來(lái)越多的關(guān)注。目前，在低噪聲CMOS圖像傳感器的研究領(lǐng)域，除研究其噪聲外，數(shù)字化也是它的一個(gè)重要的研究方向。
文中介紹了一種適用于低噪聲CMOS圖像傳感器芯片級(jí)模數(shù)轉(zhuǎn)換的流水線(xiàn)型ADC，根據(jù)低噪聲CMOS圖像傳感器的系統(tǒng)要求，文中設(shè)計(jì)的ADC的分辨率為12 bit，速度為10 Msps，采用了每級(jí)1．5 bit、共11級(jí)的流水線(xiàn)型結(jié)構(gòu)。在該ADC完成設(shè)計(jì)仿真后，基于0．5μm標(biāo)準(zhǔn)CMOS工藝進(jìn)行了流片。最后在PCB板級(jí)電路上用該ADC對(duì)一個(gè)自主設(shè)計(jì)的模擬輸出的CMOS圖像傳感器進(jìn)行了模數(shù)轉(zhuǎn)換，并基于自主設(shè)計(jì)的成像測(cè)試系統(tǒng)完成了CMOS圖像傳感器的成像。

1 ADC設(shè)計(jì)指標(biāo)及框架
根據(jù)自主設(shè)計(jì)的低噪聲CMOS圖像傳感器的系統(tǒng)要求，可以確定流水線(xiàn)ADC的設(shè)計(jì)指標(biāo)。表1給出了該設(shè)計(jì)的具體設(shè)計(jì)指標(biāo)。

由于該ADC設(shè)計(jì)目標(biāo)為應(yīng)用在自主設(shè)計(jì)的低噪聲CMOS圖像傳感器的芯片級(jí)，因此其速度和精度都應(yīng)盡可能的高，以達(dá)到芯片系統(tǒng)低噪聲和速度的要求。而由于其工作在芯片級(jí)，其功耗和面積的要求則可以相對(duì)寬松一些。因此本設(shè)計(jì)采用了11級(jí)，1．5 bit每級(jí)的結(jié)構(gòu)，雖然這種結(jié)構(gòu)在功耗上會(huì)有所增加，但是可以降低比較器的比較精度帶來(lái)的影響，同時(shí)也降低了對(duì)第一級(jí)采樣保持電路運(yùn)放的要求。本文設(shè)計(jì)的ADC的結(jié)構(gòu)框圖如圖1所示，在該ADC11級(jí)結(jié)構(gòu)中的前10級(jí)電路中，每級(jí)電路包括子模數(shù)轉(zhuǎn)換器(ADC)、子數(shù)模轉(zhuǎn)換器(DAC)、求和電路、余量放大器以及采樣保持電路，其中由于子DAC、采樣保持電路、求和電路以及余量放大電路一般都由一個(gè)開(kāi)關(guān)電容電路實(shí)現(xiàn)，因此該電路模塊常被統(tǒng)稱(chēng)為乘法型數(shù)模轉(zhuǎn)換器(Multiplying digital to analog converter，MDAC)，第11級(jí)電路為一個(gè)2 bit的flash ADC。在兩組互不相交時(shí)鐘CLK1和CLK2的控制下，每級(jí)電路都產(chǎn)生了數(shù)字輸出，這些輸出在經(jīng)過(guò)數(shù)字位對(duì)齊和數(shù)字校準(zhǔn)后得到最終的數(shù)字輸出。

2 ADC各模塊設(shè)計(jì)
2．1 MDAC設(shè)計(jì)
MDAC電路是流水線(xiàn)ADC設(shè)計(jì)中非常重要的部分，它在ADC中實(shí)現(xiàn)的功能包括采樣保持、數(shù)模轉(zhuǎn)換、減法和余量放大等，一般采用開(kāi)關(guān)電容技術(shù)實(shí)現(xiàn)，由模擬開(kāi)關(guān)、電容和跨導(dǎo)運(yùn)算放大器(OTA)構(gòu)成，其電路圖如圖2所示。其工作原理是：用MDAC的采樣保持對(duì)前級(jí)余量電壓進(jìn)行采樣；將其采樣電壓與本級(jí)子DAC的輸出電壓進(jìn)行減法運(yùn)算；將減法運(yùn)算得到的余量電壓通過(guò)余量放大器進(jìn)行放大。

在流水線(xiàn)ADC結(jié)構(gòu)中，第一級(jí)的MDAC的要求最高，隨著級(jí)數(shù)的增加，要求不斷降低。對(duì)于一個(gè)12位、10 Msps采樣率流水線(xiàn)ADC，以第一級(jí)MDAC為例，該電路需滿(mǎn)足的總體指標(biāo)為：精度12 bit，采樣率10 Msps。而在MDAC設(shè)計(jì)中，最關(guān)鍵的是余量放大器設(shè)計(jì)，本文以第一級(jí)余量放大器的設(shè)計(jì)為例來(lái)說(shuō)明整個(gè)設(shè)計(jì)，其中采用的余量放大器的結(jié)構(gòu)如圖3所示。余量放大器工作在閉環(huán)狀態(tài)，要求其有限直流增益造成的誤差小于1／2LSB，即有：

式中A0為開(kāi)環(huán)增益，N為ADC分辨率，β為反饋系數(shù)。

另外，由于余量放大器有限的帶寬，因此對(duì)輸入電壓響應(yīng)需要經(jīng)過(guò)一定的時(shí)間才能趨于穩(wěn)定。在采樣頻率為f的ADC中，要求信號(hào)在二分之一的時(shí)鐘周期內(nèi)達(dá)到所需的精度(即誤差小于1／2LSB)，即有：

式中GBW為單位增益帶寬，N為ADC分辨率，β為反饋系數(shù)，f為采樣頻率。
對(duì)于本文的ADC設(shè)計(jì)有：N=12，β=1／2，f=10 MHz，因此由公式(1)和公式(2)可得，用于本文第一級(jí)MDAC的余量放大器應(yīng)滿(mǎn)足：開(kāi)環(huán)增益需大于84 dB，單位增益帶寬需大于58 MHz。綜合考慮到輸入信號(hào)擺幅、流片工藝和功耗等要求，本文的余量放大器采用了折疊共源共柵的運(yùn)放結(jié)構(gòu)，仿真結(jié)果表示，該結(jié)構(gòu)可滿(mǎn)足設(shè)計(jì)要求。
2．2 比較器設(shè)計(jì)
流水線(xiàn)ADC由于采用了校正電路，對(duì)比較器失調(diào)電壓的要求放寬了。對(duì)于1．5 bit每級(jí)的電路，設(shè)參考電壓為1 V，則它的失調(diào)電壓放寬為125 mV。本ADC中從第1級(jí)到第10級(jí)電路都采用了動(dòng)態(tài)比較器，因?yàn)槠涫д{(diào)電壓小于可校正的最大失調(diào)電壓，同時(shí)它具有較快的速度和較低的功耗。該電路的原理圖如圖4所示，它包括一個(gè)由rst信號(hào)控制的快速?gòu)?fù)位電路、信號(hào)輸入的預(yù)防大電路、鎖存比較器以及輸出反相器組成。

2．3 數(shù)字位時(shí)間對(duì)齊及數(shù)字校準(zhǔn)電路設(shè)計(jì)
由于流水線(xiàn)ADC每級(jí)電路產(chǎn)生數(shù)字代碼的時(shí)間不同，因此，在進(jìn)行數(shù)字校正之前，必須先對(duì)其進(jìn)行延遲，所以在數(shù)字校正電路之前必須要有數(shù)字延遲電路。完整的輸出數(shù)字時(shí)間對(duì)齊及數(shù)字校正電路如圖5所示，其中圖的左邊為數(shù)字位時(shí)間對(duì)齊電路，圖的右邊為數(shù)字校準(zhǔn)電路。

2．4 時(shí)鐘控制電路設(shè)計(jì)
流水線(xiàn)ADC對(duì)于時(shí)序要求比較高，為了確保流水線(xiàn)ADC正常工作，要求前后兩級(jí)不同時(shí)工作在采樣狀態(tài)和保持狀態(tài)，至少需要一對(duì)兩相不交疊時(shí)鐘。文中設(shè)計(jì)的時(shí)鐘信號(hào)電路如圖6所示。相比一般的采用器件延時(shí)來(lái)設(shè)計(jì)時(shí)鐘控制電路，本文采用了在電路引入電容的方式來(lái)確定時(shí)鐘延時(shí)，盡管這樣做會(huì)在版圖上多占用了一些面積，但是其好處是設(shè)計(jì)的兩相不交疊時(shí)鐘非常穩(wěn)定，時(shí)鐘可以根據(jù)電容值選取的大小而更為合理的錯(cuò)開(kāi)。

3 芯片版圖
該芯片使用0．5μm標(biāo)準(zhǔn)CMOS工藝進(jìn)行流片，版圖的設(shè)計(jì)綜合考慮了混合信號(hào)電路布局、匹配設(shè)計(jì)和抗干擾設(shè)計(jì)等。布局采用數(shù)模分離，數(shù)字電路加保護(hù)環(huán)；匹配設(shè)計(jì)采用了共心對(duì)稱(chēng)設(shè)計(jì)、比例單元設(shè)計(jì)和添加啞元元件等技術(shù)。芯片版圖如圖7所示，帶PAD的整體芯片面積為3.55 mm@2．9 mm，其中上部分為數(shù)字位對(duì)齊和數(shù)字校準(zhǔn)電路，中部為各級(jí)流水線(xiàn)，右側(cè)為時(shí)鐘產(chǎn)生電路，下部為信號(hào)輸入和其他電路。

4 成像系統(tǒng)及其成像結(jié)果
4．1 成像系統(tǒng)硬件組成
低噪聲、高幀頻的CMOS圖像傳感器成像，除了對(duì)PCB測(cè)試板的設(shè)計(jì)要求較高外，也對(duì)測(cè)試系統(tǒng)的構(gòu)成也提出了較高的要求。本成像系統(tǒng)的電學(xué)硬件系統(tǒng)框圖如圖8所示。該電學(xué)硬件系統(tǒng)的基本工作原理是：

1)在PCB板上用基于CPLD設(shè)計(jì)的時(shí)鐘波形來(lái)控制板上的CMOS圖像傳感器芯片和ADC芯片協(xié)同工作，并在此過(guò)程中生成幀同步信號(hào)和ADC時(shí)鐘信號(hào)交予數(shù)字采集卡作為采集卡的外觸發(fā)和外時(shí)鐘信號(hào)。
2)在ADC芯片將CMOS圖像傳感器產(chǎn)生的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換后，其數(shù)字信號(hào)經(jīng)緩沖芯片緩沖輸出至數(shù)字采集卡。
3)數(shù)字采集卡在幀同步信號(hào)控制下進(jìn)行重復(fù)觸發(fā)采樣，在采集卡收集到一定數(shù)據(jù)后將采集到的數(shù)據(jù)傳送到主機(jī)中，然后用成像軟件進(jìn)行分析，給出動(dòng)態(tài)的成像圖片。
4．2 成像系統(tǒng)軟件設(shè)計(jì)
本測(cè)試系統(tǒng)軟件采用Labview編程，Labview是一種圖形化的編程語(yǔ)言的開(kāi)發(fā)環(huán)境，廣泛地被工業(yè)界、學(xué)術(shù)界和研究實(shí)驗(yàn)室所接受，視為一個(gè)標(biāo)準(zhǔn)的數(shù)據(jù)采集和儀器控制軟件。
本系統(tǒng)中利用Labview的虛擬儀器(virtual instrument)實(shí)現(xiàn)對(duì)數(shù)據(jù)采集卡的數(shù)據(jù)采樣控制、對(duì)采集到的數(shù)據(jù)進(jìn)行信號(hào)處理以及動(dòng)態(tài)成像，圖9為成像軟件的界面圖，其工作模式和原理是：

1)在控制數(shù)字采集卡的程序中，將始終和觸發(fā)設(shè)置為外時(shí)鐘采樣以及外觸發(fā)重復(fù)觸發(fā)采樣模式，以實(shí)現(xiàn)成像信號(hào)幀同步和保證采集卡采樣與ADC輸出的同步。
2)在將采集到的數(shù)據(jù)轉(zhuǎn)化為U16數(shù)字格式數(shù)組后，對(duì)這些信號(hào)進(jìn)行灰度值處理，程序設(shè)計(jì)了兩種灰度調(diào)節(jié)模式：固定的灰度轉(zhuǎn)換和灰度自動(dòng)調(diào)節(jié)，此外程序還設(shè)計(jì)了可選的反色、圖像翻轉(zhuǎn)、圖像放大等功能。
3)在數(shù)據(jù)進(jìn)行信號(hào)處理后，完成對(duì)采集數(shù)據(jù)的二維灰度值成像，這些信號(hào)處理和成像程序都置于while循環(huán)中，因此可根據(jù)延時(shí)設(shè)置成像刷新的幀頻，實(shí)現(xiàn)動(dòng)態(tài)成像。
4．3 成像結(jié)果
用本文設(shè)計(jì)的ADC對(duì)模擬輸出的CMOS圖像傳感器進(jìn)行模數(shù)轉(zhuǎn)換后，基于自主設(shè)計(jì)的成像系統(tǒng)，進(jìn)行了實(shí)時(shí)成像實(shí)驗(yàn)，成像結(jié)果如圖10所示，可以看出，畫(huà)面清晰，層次感分明。

5 結(jié)束語(yǔ)
文中設(shè)計(jì)了一種可應(yīng)用于低噪聲CMOS圖像傳感器芯片級(jí)模數(shù)轉(zhuǎn)換的12bit、10Msps流水線(xiàn)ADC，并基于0．5μm標(biāo)準(zhǔn)CMOS工藝進(jìn)行了流片。最后在PCB板級(jí)電路上用該流水線(xiàn)型ADC完成了CMOS圖像傳感器的模數(shù)轉(zhuǎn)換，并基于Labview和數(shù)字采集卡系統(tǒng)實(shí)現(xiàn)了CMOS圖像傳感器的成
像，成像結(jié)果表明，該ADC可滿(mǎn)足低噪聲CMOS圖像傳感器芯片級(jí)模數(shù)轉(zhuǎn)換器的要求，下一步可將CMOS圖像傳感器和該ADC合并設(shè)計(jì)在一個(gè)芯片上進(jìn)行流片。