Matlab仿真結(jié)果如圖2所示，其中橫坐標(biāo)為20logl0(σ2／215)?？梢?，當(dāng)輸入信號(hào)平均功率較小時(shí)，量化誤差和舍入誤差隨功率增加而下降，但平均功率上升到一定值后，產(chǎn)生的定點(diǎn)溢出誤差增加使得SNR急劇下降。
針對(duì)較大的OFDM符號(hào)功率動(dòng)態(tài)范圍，本文采用DAGC技術(shù)來(lái)調(diào)整DFT輸入信號(hào)功率，使其處在一個(gè)較平穩(wěn)的范圍內(nèi)，以此提高DFT運(yùn)算的輸出SNR，同時(shí)減輕本身就具有較大運(yùn)算量的DFT模塊的負(fù)擔(dān)。根據(jù)仿真結(jié)果，結(jié)合式(4)，選擇DFT輸入平均功率為(210)2時(shí)最佳。

3 FPGA實(shí)現(xiàn)及分析
由于用FPGA實(shí)現(xiàn)乘除法會(huì)消耗大量資源，一般采用左右移位來(lái)代替。因此，為了簡(jiǎn)化FPGA實(shí)現(xiàn)難度，本文僅將輸入序列的功率從區(qū)間[(2i-1)2，(2i)2]調(diào)整到[(29)2，(210)2]，其中i為非負(fù)整數(shù)且i∈[6，15]。
DFT模塊選用Altera公司的IPCORE，總體框圖如圖3所示，其中BUFl，BUF2均可存儲(chǔ)1 024點(diǎn)，用于流水處理。該實(shí)現(xiàn)方式通過兩個(gè)二級(jí)模塊以及中間緩存實(shí)現(xiàn)，由于存儲(chǔ)功率的寄存器位寬很大，實(shí)現(xiàn)時(shí)不使用比較器。流水處理1 024點(diǎn)所需要的平均時(shí)間la―tency僅為1 029個(gè)時(shí)鐘周期，即經(jīng)過1 024個(gè)時(shí)鐘周期得到1 024個(gè)點(diǎn)后，平均僅需要5個(gè)時(shí)鐘周期得到功率調(diào)整因子。本模塊綜合后的最高頻率fmax=220 MHz。以輸入序列平均功率為2×(214)2為例，功率調(diào)整方式對(duì)SNR影響如表1所示，其中第三種方式僅由Matlab仿真得到?？梢?，采用調(diào)整到區(qū)間[(29)2，(210)2]時(shí)的SNR較高且易于用FPGA實(shí)現(xiàn)。

4 結(jié) 語(yǔ)
本文主要針對(duì)OFDM系統(tǒng)中定點(diǎn)化DFT的溢出誤差，分析了DFT輸入信號(hào)功率對(duì)其輸出信噪比的影響，并以高斯零均值輸入信號(hào)為例，采用DAGC與DFT模塊級(jí)聯(lián)的方式進(jìn)行了Matlab仿真和FPGA實(shí)現(xiàn)，證明了其可行性。該方法以很小的時(shí)延、較少的資源以及較高的精度為優(yōu)勢(shì)，有效地增大了定點(diǎn)化DFT正常工作的動(dòng)態(tài)范圍，同時(shí)為后級(jí)恢復(fù)原信號(hào)提供了可靠保障，完全滿足0FDM系統(tǒng)基帶解調(diào)的要求。