Chodowiec等人提出了輪內流水線技術，以優(yōu)化這類加密變換輪較為復雜的算法。輪內流水線將加密輪分割為多級，在每一級間插入寄存器，以實現流水線，如圖2(a)所示。這種方法的優(yōu)點在于所增加的資源消耗很少，僅需多級寄存器；然而也存在缺點，輪內流水線很難平衡各級間的延遲，而整體時鐘的頻率只能由最長流水線的延遲決定。我們的實驗將AES加密函數按其組成模塊分割為4級流水線，要將其分為更多級也是可以做到的，但較為困難，因為類似S一盒這樣的長結構很難再分，而它們的延遲將決定總體時鐘的頻率。

根據圖3所示實驗結果，輪內流水線結構的執(zhí)行效率比迭代結構的執(zhí)行效率高5倍，而所需資源反而比迭代結構減少11％。經分析，輪間流水線結構加入了模塊問寄存器，所需資源應該增加，而實際綜合結果卻是減少。為此我們詳細分析了兩模塊中各結構的綜合報告。從報告的數據看，應該是邏輯綜合軟件對設計的優(yōu)化，使得輪間流水線結構所需資源反而減少。

為了達到極高的加密速度，將輪內流水線和輪外流水線結合使用，設計了混和輪內外流水線結構。混合輪內外流水線結構具有極短的流水線單級延遲，因而時鐘頻率可以提高到212．5 MHz。同時，混合輪內外流水線結構能夠在每一時鐘周期內完成一個數據分組的加密，這樣，加密的速度就可以達到27．1 Gb／s。這一速度是目前有關AES的高速加密芯片實現的報告中數據較高的。為了達到這樣高的加密速度，所需要的資源也是相當可觀的。邏輯綜合結果顯示，完成這一設計需要17 887個邏輯單元，如圖4所示。這相當于4塊Xilinx XC2V1000 FPGA的容量。同時，我們也評估了各種實現結構的效率，用速率資源比，即每秒所能進行加密的Mb數除以設計所需的邏輯單元數目得到的比值作為結構的效率。從圖5可以看到，輪內循環(huán)結構是最高效的一種設計，其比值為3．49；而循環(huán)展開結構效率最低，僅0．12。因此，在邏輯資源相對有限的條件下，選擇使用輪內循環(huán)是比較合適的。

3 結 論
綜上所述，除對AES加密算法基本運算變換的優(yōu)化外，算法的整體實現結構對其加密性能的影響是很重要的一個方面。一般情況下，在對效率要求不是很高的環(huán)境中，迭代結構實現簡單，所需資源最少，因而較為合適；但要達到更高的加密效率，并且希望實現代價較低的情況下，采用輪內流水線結構是一個較為合理的折中方案；只有當有大量資源可用并且追求最高的加密性能時，才有必要采用輪內輪間多級混合流水線結構。