三線制同步串行通信控制器接口設計
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數(shù)據(jù)接收流程：在幀同步脈沖信號觸發(fā)下，串行數(shù)據(jù)在時鐘信號rclk上升沿到來時保持穩(wěn)定，并通過rdata信號線進入數(shù)據(jù)接收模塊。在該模塊內(nèi)部，串行數(shù)據(jù)經(jīng)過串／并變換,接收FIFO作為數(shù)據(jù)緩沖器，將接收到的數(shù)據(jù)鎖存在VHDL程序指定的兩個地址寄存器中，一個地址單元存儲數(shù)據(jù)的高八位，另外一個地址單元存儲數(shù)據(jù)的低八位，當數(shù)據(jù)存滿這兩個地址單元后，接口向系統(tǒng)發(fā)出一個“接收緩存滿”的接收中斷標志int，系統(tǒng)微處理器響應后，數(shù)據(jù)被全部取出，并行數(shù)據(jù)被送往系統(tǒng)的數(shù)據(jù)總線上，重復進行相同操作，直至連續(xù)接收完所有數(shù)據(jù)，數(shù)據(jù)接收過程結束。
數(shù)據(jù)發(fā)送模塊也是三線制同步串行通信接口進行數(shù)據(jù)發(fā)送的核心部分，其模塊結構如圖6所示。本文引用地址：http://www.biyoush.com/article/157776.htm
數(shù)據(jù)發(fā)送流程：在sgate幀同步脈沖信號觸發(fā)下，系統(tǒng)數(shù)據(jù)總線上的并行數(shù)據(jù)在時鐘信號sclk上升沿到來時保持穩(wěn)定，并通過數(shù)據(jù)發(fā)送模塊開始數(shù)據(jù)發(fā)送。在模塊內(nèi)部，首先發(fā)送FIFO數(shù)據(jù)緩沖器，當并行數(shù)據(jù)存滿該緩存單元后，數(shù)據(jù)發(fā)送模塊向系統(tǒng)發(fā)出一個“發(fā)送緩存滿”的發(fā)送中斷標志int，系統(tǒng)微處理器響應后，并行數(shù)據(jù)從發(fā)送FIFO內(nèi)讀出，經(jīng)過并／串變換成串行數(shù)據(jù)，最高位MSB最前，最低位LSB最后，并被送往發(fā)送數(shù)據(jù)信號線Sdata上，發(fā)送至外圍設備接口，重復進行相同操作，直至發(fā)送完畢所有數(shù)據(jù)，數(shù)據(jù)發(fā)送過程結束。
3 結 語
本文在介紹了三線制同步串行通信機制基礎上，首先對三線制同步串行通信接口進行了硬件電路設計，然后針對傳統(tǒng)電路設計方式的不足，構建了基于CPLD／FPGA的三線制同步串行通信控制器接口結構，詳述了各個功能模塊及其工作原理，設計合理，并且滿足了實際應用要求。目前，此接口結構模塊已作為FPGA設計中的關鍵子模塊被成功應用于某航天項目及其配套的硬件測試平臺中。
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