傳輸層――為在不同端點(diǎn)設(shè)備之間傳送分組提供路由信息交換設(shè)備以基于器件的路由方式工作于傳輸層
　　

邏輯層――定義總體的協(xié)議和分組格式每個(gè)分組最多包含256字節(jié)的載荷事務(wù)通過(guò)Load、Store或DMA操作來(lái)訪問(wèn)大小為34/50/66比特的地址空間

　　SRIO有多種優(yōu)點(diǎn)一個(gè)運(yùn)行于3.125 Gbps的4通道SRIO鏈路能在完全保持?jǐn)?shù)據(jù)完整性的前提下提供10 Gbps的流量SRIO與微處理器總線類(lèi)似，它在硬件中完成存儲(chǔ)器和器件尋址以及分組處理這不但大大降低了用于I/O處理的開(kāi)銷(xiāo)，減小了延遲，也增大了其相對(duì)于其他總線接口的系統(tǒng)帶寬但與大多數(shù)其他總線接口不同的是，SRIO接口的引腳數(shù)很少，而且其基于高速串行鏈路的可調(diào)整帶寬可在1.25 - 3.125 Gbps范圍內(nèi)調(diào)整圖4為SRIO規(guī)范的圖解
　　　　　　

　　　 圖4：SRIO規(guī)范
平臺(tái)中的運(yùn)算資源

　　有了可配置的處理資源，開(kāi)發(fā)人員就可以用硬件實(shí)現(xiàn)他們的應(yīng)用，例如數(shù)據(jù)壓縮和加密算法甚至過(guò)去只在軟件中實(shí)現(xiàn)的整套防火墻和保密應(yīng)用，如今都可以在硬件上實(shí)現(xiàn)但這樣做需要具備共享帶寬和強(qiáng)大處理能力的大型并行生態(tài)系統(tǒng)，也就是說(shuō)，要求利用CPU、NPU、FPGA和/或ASIC進(jìn)行共享式或分布式處理構(gòu)建此類(lèi)系統(tǒng)時(shí)，對(duì)運(yùn)算資源的一些要求包括：

1. 支持復(fù)雜拓?fù)涞姆植际教幚砟芰Γ?br />2. 高度可靠的直接對(duì)等通信能力；
3. 多個(gè)異構(gòu)操作系統(tǒng)；
4. 通過(guò)多個(gè)異構(gòu)操作系統(tǒng)支持通信數(shù)據(jù)層；
5. 具有廣泛生態(tài)系統(tǒng)支持的模塊化和可擴(kuò)展平臺(tái)

　　SRIO協(xié)議規(guī)范和架構(gòu)支持嵌入式和無(wú)線基礎(chǔ)設(shè)施領(lǐng)域中運(yùn)算設(shè)備的不同要求有了SRIO，就可以實(shí)現(xiàn)系統(tǒng)結(jié)構(gòu)的獨(dú)立性，部署達(dá)到運(yùn)營(yíng)商級(jí)可靠度、具備高級(jí)流量管理功能，并具有高性能和高吞吐量的可擴(kuò)展系統(tǒng)此外，廣泛的供應(yīng)商生態(tài)系統(tǒng)也更方便設(shè)計(jì)師采用現(xiàn)貨元件構(gòu)造SRIO系統(tǒng)SRIO是一種基于分組的協(xié)議，它支持：

1. 采用分組操作(包括讀、寫(xiě)和消息傳遞)實(shí)現(xiàn)數(shù)據(jù)搬移；
2. I/O非一致性功能和緩存一致性功能；
3. 通過(guò)支持?jǐn)?shù)據(jù)流傳送和SAR功能實(shí)現(xiàn)高效的互通和協(xié)議封裝；
4. 通過(guò)支持?jǐn)?shù)百萬(wàn)條數(shù)據(jù)流、256種流量類(lèi)別和有損操作實(shí)現(xiàn)一種流量管理架構(gòu)；
5. 支持多事務(wù)請(qǐng)求流(包括配置QoS)的流量控制；
6. 為減少帶寬分配、事務(wù)預(yù)定和死鎖避免等問(wèn)題而支持優(yōu)先級(jí)劃分；
7. 通過(guò)系統(tǒng)發(fā)現(xiàn)、配置和學(xué)習(xí)實(shí)現(xiàn)對(duì)標(biāo)準(zhǔn)拓?fù)?樹(shù)型和網(wǎng)格型)和任意拓?fù)?菊鏈)等多種硬件拓?fù)浞绞降闹С?，包括支持多個(gè)主機(jī)；
8. 錯(cuò)誤管理和分類(lèi)(可恢復(fù)、通知和嚴(yán)重)

串行RapidIO的IP方案

　　為了在通過(guò)邏輯(I/O)和傳輸層IP上的目標(biāo)接口和源接口收發(fā)用戶(hù)數(shù)據(jù)時(shí)支持完全兼容的最大載荷操作，Xilinx等廠商根據(jù)最新的RapidIO v1.3規(guī)范設(shè)計(jì)了其端點(diǎn)IP解決方案

　　圖5所示是Xilinx的一套完整的SRIO端點(diǎn)IP方案，它包含以下組成部分：

1. LogiCORE RapidIO 邏輯 (I/O)和傳輸層IP；
2. 緩沖層參考設(shè)計(jì)；
3. LogiCORE串行RapidIO物理層IP；
4. 寄存器管理器參考設(shè)計(jì)

　　　　　　　 圖5：Xilinx的 SRIO端點(diǎn)IP架構(gòu)

IP架構(gòu)

　　Xilinx提供了緩沖層參考設(shè)計(jì)的源代碼，該設(shè)計(jì)可完成分組的自動(dòng)排隊(duì)和優(yōu)先級(jí)重新劃分SRIO物理層IP可以實(shí)現(xiàn)鏈路訓(xùn)練和初始化、發(fā)現(xiàn)和管理以及錯(cuò)誤與重試恢復(fù)機(jī)制此外，在該物理層IP中還對(duì)高速收發(fā)器進(jìn)行了實(shí)例化，以便支持線速為1.25Gbps、2.5Gbps和3.125Gbps 的1通道和4通道SRIO總線連接

　　該方案中提供的寄存器管理器參考設(shè)計(jì)允許SRIO主設(shè)備對(duì)端點(diǎn)設(shè)備配置、鏈路狀態(tài)、控制和超時(shí)機(jī)制進(jìn)行配置和維護(hù)另外，該寄存器管理器還提供了可讓用戶(hù)設(shè)計(jì)探測(cè)端點(diǎn)設(shè)備狀態(tài)的端口

　　LogiCORE則提供了完整的端點(diǎn)IP該IP已通過(guò)業(yè)界領(lǐng)先SRIO器件廠商的測(cè)試用戶(hù)可通過(guò)Xilinx CoreGen GUI工具獲得LogiCORECoreGen工具可以幫助用戶(hù)配置波特率和端點(diǎn)LogiCORE支持流量控制、重傳抑制、門(mén)鈴和消息傳遞等擴(kuò)展特性因此，用戶(hù)可以創(chuàng)建一套專(zhuān)門(mén)針對(duì)應(yīng)用需求優(yōu)化了的靈活、可調(diào)整和定制化的SRIO端點(diǎn)IP

　　利用Xilinx和其他廠商提供的大多數(shù)高性能FPGA中的各種資源，系統(tǒng)設(shè)計(jì)師就能輕松創(chuàng)建并部署其智能方案，以增強(qiáng)產(chǎn)品在上市時(shí)間、可調(diào)整性、可擴(kuò)展性、適應(yīng)未來(lái)發(fā)展等各方面的優(yōu)勢(shì)下面給出了一些采用SRIO和DSP技術(shù)的系統(tǒng)設(shè)計(jì)實(shí)例