軟件無(wú)線(xiàn)電技術(shù)與可重配置計(jì)算體系結(jié)構(gòu)
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2.2 在線(xiàn)重配置
目前許多FPGA芯片可作到部分在線(xiàn)重配置。最新推出的Xilinx Virtex-II系列芯片已具備以列為單位部分重新配置的功能，這對(duì)于未來(lái)設(shè)計(jì)多模系統(tǒng)將提供便利。實(shí)際上，Chameleon 公司的可重配置芯片在概念上與此是類(lèi)似的，它是粒度更大的現(xiàn)場(chǎng)可編程邏輯器件，更便于設(shè)計(jì)使用和重配置。
2.3 分布式計(jì)算（DA）技術(shù)
二十多年前就有了分布式計(jì)算（DA）技術(shù)，已經(jīng)證實(shí)它不適于可編程DSP的定點(diǎn)指令集結(jié)構(gòu)。然而，DA非常適于FPGA實(shí)現(xiàn)。用Xilinx XC3000系列的FPGA設(shè)計(jì)DA FIR濾波器早在1992年就已提出。DA是專(zhuān)門(mén)針對(duì)乘積和方程的一種計(jì)算技術(shù)，方程中的一項(xiàng)乘積因子是常數(shù)。DA設(shè)計(jì)可實(shí)現(xiàn)門(mén)級(jí)高效率、串行位算法及高性能位并行運(yùn)算，它是經(jīng)典的串/并綜合方案。DA技術(shù)可應(yīng)用于很多重要的線(xiàn)性、時(shí)不變數(shù)字信號(hào)處理算法，如濾波器(FIR和IIR)、變換(快速傅立葉變換[FFT])及矩陣向量乘積，如8×8離散余弦變換(DCT)。
2.4 分布式存儲(chǔ)器技術(shù)增大了數(shù)據(jù)帶寬
分布式存儲(chǔ)器技術(shù)是利用FPGA內(nèi)部的LUT構(gòu)成的存儲(chǔ)單元，與塊存儲(chǔ)器相比，它更易于根據(jù)不同的算法結(jié)構(gòu)進(jìn)行裁減，便于并行算法的設(shè)計(jì)實(shí)現(xiàn)。將分布式存儲(chǔ)器技術(shù)與分布式計(jì)算（DA）技術(shù)結(jié)合起來(lái)可以實(shí)現(xiàn)高性能運(yùn)算。
2.5 流水線(xiàn)技術(shù)
采用流水線(xiàn)技術(shù)，將復(fù)雜的運(yùn)算劃分到多個(gè)時(shí)鐘完成，提高了系統(tǒng)的總處理能力，而且采用這種技術(shù)所利用的資源代價(jià)是很小的。
2.6 FPGA與ASIC技術(shù)的融合趨勢(shì)
Altera 的Excalibar內(nèi)嵌了ARM922T 32位 RISC處理器，Xilinx 的Virtex-II PRO也內(nèi)嵌了一個(gè)或多個(gè)PowerPC(IBM405)的核, 除此之外，內(nèi)嵌不同數(shù)量的硬件乘法器或乘加器的芯片已經(jīng)可以買(mǎi)到。
2.7 模塊化設(shè)計(jì)
2000年9月Xilinx公司推出的Modular Design工具為FPGA模塊化設(shè)計(jì)更提供了便利，提高了設(shè)計(jì)重用性，也更利于團(tuán)隊(duì)合作大型設(shè)計(jì)。
2.8 支持多種標(biāo)準(zhǔn)總線(xiàn)接口，更易于實(shí)現(xiàn)通用硬件平臺(tái)
如600百萬(wàn)門(mén)的FPGA已經(jīng)面市，它同時(shí)支持多種標(biāo)準(zhǔn)總線(xiàn)接口，如LVDS, LDT, CompactPCI, RapidIO等。這就意味著我們可能以更小的接口設(shè)計(jì)開(kāi)銷(xiāo)來(lái)獲取更高的系統(tǒng)性能。而采用大規(guī)模FPGA芯片使得計(jì)算單元之間的通信減少，提高了系統(tǒng)的可靠性。
2.9 加密技術(shù)
Xilinx Virtex-II 系列FPGA內(nèi)部已集成了片上DES或triple DES加密技術(shù)，它是一種對(duì)稱(chēng)加密算法，DES加密密鑰為56bit, 從而使設(shè)計(jì)具有更好的保密性。
2.11 強(qiáng)大的時(shí)鐘綜合能力
新一代Virtex-II系列FPGA具備強(qiáng)大的系統(tǒng)時(shí)鐘管理的能力，并采用DSS(數(shù)字?jǐn)U頻技術(shù))有效降低EMI。
雖然FPGA在實(shí)現(xiàn)卷積編碼器等復(fù)雜邏輯功能上已經(jīng)有比較成熟的設(shè)計(jì)，但基于性?xún)r(jià)比考慮，用FPGA實(shí)現(xiàn)大量復(fù)雜計(jì)算方面目前還有很大的缺陷。隨著分布式計(jì)算(DA)技術(shù)的應(yīng)用，以及日趨明顯的FPGA與ASIC技術(shù)的融合趨勢(shì)，用可重配置邏輯器件構(gòu)成軟件無(wú)線(xiàn)電技術(shù)實(shí)現(xiàn)平臺(tái)將會(huì)成為不可逆轉(zhuǎn)的趨勢(shì)。本文引用地址：http://www.biyoush.com/article/157619.htm
3．軟件無(wú)線(xiàn)電計(jì)算體系結(jié)構(gòu)的初步考慮
在軟件無(wú)線(xiàn)電結(jié)構(gòu)體系的構(gòu)建中，基帶信號(hào)處理器常常有需要求解大量多維線(xiàn)性方程組的運(yùn)算，這類(lèi)運(yùn)算通常迭代性較高，人們一般認(rèn)為較難于在現(xiàn)場(chǎng)可編程邏輯陣列中以較高的性能價(jià)格比來(lái)實(shí)現(xiàn)，而傾向于用DSP來(lái)實(shí)現(xiàn)，由此，人們不得不將一個(gè)完整的運(yùn)算模塊劃分成多個(gè)運(yùn)算子模塊，即對(duì)性能要求較高的并行性運(yùn)算放在FPGA中實(shí)現(xiàn)，而將迭代性較高的運(yùn)算放在DSP中實(shí)現(xiàn)。由此帶來(lái)了一系列負(fù)面效應(yīng)，最突出的就是增加了模塊間數(shù)據(jù)通信所帶來(lái)的開(kāi)銷(xiāo)，降低了系統(tǒng)性能。因而有必要深入研究軟件無(wú)線(xiàn)電計(jì)算體系結(jié)構(gòu)，大唐移動(dòng)等公司已投入到相關(guān)的研究中，并提出多項(xiàng)專(zhuān)利。由于無(wú)線(xiàn)通信中不斷改進(jìn)的性能更高的智能天線(xiàn)和聯(lián)合檢測(cè)算法要求更高的基帶處理能力和速度，目前性能最高的數(shù)字信號(hào)處理器(DSP)或?qū)Ｓ眯酒?ASIC)還不能實(shí)現(xiàn)過(guò)于復(fù)雜的實(shí)時(shí)處理。因而有必要尋求性能更高的并可以在線(xiàn)重配置的處理方法。
綜上所述，為了使移動(dòng)通信系統(tǒng)具有更高的容量和更好的性能，一方面，必須找到一種簡(jiǎn)單且便于實(shí)時(shí)計(jì)算的算法，另一方面，要找到實(shí)施該算法的計(jì)算體系結(jié)構(gòu)，如實(shí)施迭代算法的方法和計(jì)算體系結(jié)構(gòu)，以便于進(jìn)一步提高基帶處理能力，并獲得良好的效果。
評(píng)論