4 設(shè)計仿真結(jié)果
設(shè)計中利用QuartusⅡ集成環(huán)境采用VHDL語言實現(xiàn)了I2C總線對SAA7111中集成的symbol進(jìn)行實驗仿真。reset信號為外接復(fù)位信號，時鐘信號根據(jù)需要外接所需頻率時鐘信號(clk)，并根據(jù)要求對信號進(jìn)行16分頻作為進(jìn)程激勵信號(clkin)。對于上述初始化數(shù)據(jù)，仿真波形如圖5所示仿真結(jié)果輸出正確后，配置與電路設(shè)計相符的入／輸出引腳。根據(jù)測試結(jié)果，該設(shè)計可以穩(wěn)定可靠地對SAA7111進(jìn)行參量控制，如果需要修改只需更換程序中參量，再次編譯下載即可。

5 結(jié)語
該設(shè)計在視頻采集處理系統(tǒng)中已得到應(yīng)用，I2C總線接口數(shù)據(jù)采集正確、穩(wěn)定，并且在實現(xiàn)過程中，占用資源少，僅為總資源的40 ％。核心器件與圖像數(shù)據(jù)采集芯片配合使用，節(jié)省核心處理芯片的通用I／O接口，使系統(tǒng)整體電路十分簡潔、可靠性高、集成度高、接口方便等優(yōu)點。