基于VHDL的2FSK調(diào)制解調(diào)器設(shè)計
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3．2 仿真結(jié)果
在MAX+PLUS軟件平臺上進行布局布線后進行波形仿真，其中clk為輸入主時鐘信號；start為起始信號，當start為“1”的時候，開始解調(diào)；x為輸入信號，本文中在調(diào)制階段的被調(diào)制信號，即是調(diào)制信號中的輸出信號，y為輸出信號，在正常情況下y就是在調(diào)制信號中的輸入信號，在 q=11時，m清零。在q=1O時，根據(jù)m的大小，進行對輸出基帶信號y的電平的判斷。在q為其它值時，計數(shù)器m計下xx(寄存x信號)的脈沖數(shù)。輸出信號y滯后輸入信號×10個clk。仿真結(jié)果如圖5所示。
4 2FSK調(diào)制解調(diào)器整體設(shè)計
在整體設(shè)計過程中，整體電路如圖6所示，其中x為基帶信號，y為經(jīng)過調(diào)制解調(diào)后的解調(diào)信號。
調(diào)制解調(diào)器設(shè)計仿真結(jié)果如圖7所示。比較輸入信號x與輸出信號y，完全一樣，只是系統(tǒng)仿真結(jié)果有一定的延時。仿真結(jié)果表明，系統(tǒng)設(shè)計正確。
5 結(jié)論
本文基于2FSK的基本原理，進行二進制調(diào)制解調(diào)器的設(shè)計。運用VHDL語言對器件進行功能描述，在MAX+PLUSⅡ軟件平臺上對所描述器件進行時序仿真，最后下載至目標芯片EPM7032LC44-15，分配合理引腳，進行仿真。設(shè)計過程中調(diào)制階段的基帶信號，經(jīng)調(diào)制仿真得到解調(diào)所需的輸入信號。解調(diào)階段對來自調(diào)制階段得到的信號進行解調(diào)，所得解調(diào)信號即為原來調(diào)制基帶信號，起到了調(diào)制解調(diào)的作用。整個設(shè)計過程采用VHDL語言實現(xiàn)，設(shè)計靈活、修改方便，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性。
本文引用地址：http://www.biyoush.com/article/156781.htm
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