5．2 FPGA的編程設(shè)計(jì)
首先利用FPGA制作1個(gè)ROM表，該表中存入的是一組相位信息或者頻率信息，然后通過時(shí)鐘的分頻及譯碼電路獲得信息表的地址，將對(duì)應(yīng)地址的內(nèi)容作為輸出，最后通過1個(gè)判決電路(二選一電路)來(lái)控制輸出模式。ROM表中的地址內(nèi)容可以控制AD9954對(duì)實(shí)際相位值或?qū)嶋H頻率值的選擇。

由于FPGA的內(nèi)部時(shí)鐘存在一定的不穩(wěn)定性，因此在這里選用外部穩(wěn)定的晶振作為輸入，一方面提供了穩(wěn)定的時(shí)鐘輸入，另一方面又可以減小FPGA內(nèi)部寶貴資源的使用。

6 實(shí)驗(yàn)輸出波形的時(shí)域和頻域分析圖
6．1 AM信號(hào)測(cè)試分析
AM系統(tǒng)頻域頻譜結(jié)構(gòu)和時(shí)域解調(diào)波形測(cè)試結(jié)果分別如圖5、圖6所示。

AM載波頻率設(shè)置為52．5 MHz，實(shí)際測(cè)得的中心頻率為52．500 663 MHz，頻率誤差為0．000 663／52．5=1．263x10-5，誤差在系統(tǒng)規(guī)定的范圍內(nèi)。
6．2 2FSK和4PSK信號(hào)測(cè)試分析
在該平臺(tái)下生成的FSK和QPSK頻譜如圖7、圖8所示。

2FSK信號(hào)是設(shè)置AD9954在Direct Switch模式下進(jìn)行測(cè)試的，AD9954的系統(tǒng)時(shí)鐘為200 MHz，RAM0和RAM1設(shè)置的頻率值分別為9．7 MHz和9．9 MHz。設(shè)PS0=0，根據(jù)基帶信號(hào)0或1改變PS1的值為0或1即可產(chǎn)生2FSK信號(hào)。將2FSK信號(hào)波形數(shù)據(jù)采集并存儲(chǔ)后對(duì)其做FFT變換，畫出其頻譜圖如圖6所示，可見在9．69 MHz和9．88MHz有兩根譜線，證明采集到的為2FSK信號(hào)。
4PSK信號(hào)是設(shè)置AD9954在Direct Switch模式下進(jìn)行測(cè)試的，AD9954的系統(tǒng)時(shí)鐘為200 MHz，RAM0、RAM1、RAM2和RAM3設(shè)置的頻率值分別為9．7 MHz、10．3 MHz、10MHz和10．9 MHz。根據(jù)基帶信號(hào)的0或1或2或3改變PS1和PS0的值即可產(chǎn)生4FSK信號(hào)。

7 結(jié)束語(yǔ)
本文介紹了采用先進(jìn)DDS技術(shù)的AD9954性能特點(diǎn)和工作原理及過程，利用其可編程幅度、頻率、相位給出了AD9954在高速調(diào)制信號(hào)系統(tǒng)中的應(yīng)用方案，從而較方便地實(shí)現(xiàn)基于軟件無(wú)線電技術(shù)的各種調(diào)制信號(hào)。采用超高速、先進(jìn)DDS技術(shù)的數(shù)字中頻處理技術(shù)的方法，構(gòu)建AD9954硬件實(shí)現(xiàn)平臺(tái)，結(jié)合相應(yīng)的數(shù)字處理軟件和控制軟件，可獲得調(diào)幅、噪聲調(diào)頻、FSK、PSK等多種調(diào)制信號(hào)。本文提出的硬件實(shí)現(xiàn)方案，為產(chǎn)生多模式信號(hào)提供了硬件平臺(tái)，具有較好的應(yīng)用價(jià)值。