a段為濾波器的部分系數(shù)與輸入數(shù)據(jù)點乘，所需要的乘法為N(N-1)／2。b段為濾波器系數(shù)全部與輸入數(shù)據(jù)進行對應(yīng)點乘，需要N(L-N)次乘法，c段與a段相同，亦為N(N-1)／2。實際應(yīng)用中，a段與c段作為暫態(tài)通常忽略不計，所以整個低通濾波器的卷積運算量就可以簡化為

在滿足濾波器性能的條件下，濾波器應(yīng)以運算量最小為目標(biāo)，當(dāng)采用滿足式(7)的fs(令fs=KB)時，L、C和Imax(m)可表示為

式(12)可以確定濾波器通帶，阻帶和過渡帶的參數(shù)。在滿足式(7)的條件下，顯然fo越大，所需fs越大，過渡帶Imax(m)越寬，中頻濾波器實現(xiàn)越容易，所需階數(shù)的折疊損耗越少。
濾波器的階數(shù)N與過渡帶的寬度以及通阻帶紋波成反比。N越大，則可使過渡帶越窄，紋波通阻帶紋波越小，濾波器的性能相應(yīng)就越好，越逼近理想濾波器。但是濾波器的延遲、暫態(tài)長度、復(fù)雜度也會增大，前者影響實時性，中者形成處理盲區(qū)，后者增加運算量。

3 工程實現(xiàn)
本系統(tǒng)為16通道的數(shù)字多波束天線系統(tǒng)，天線可接受信號的帶寬為7 MHz，需要使用3個編碼信號對3個目標(biāo)完成測向、定位、數(shù)據(jù)傳輸，其中心頻率分別為f10=9．15 MHz；f20=10．9 MHz；f30=12．6 MHz并且?guī)捑鶠? MHz，信號總帶寬為B=5．45 MHz。其中數(shù)字正交檢波的電路框圖，如圖3所示。把4路作為一組，這樣系統(tǒng)就有4組結(jié)構(gòu)完全一樣的框圖組成。4路中頻信號由ADC采樣進入集成3個模塊的FPGA，充分利用了FPGA計算速度快、可自定義的引腳多等特點，降低了系統(tǒng)成本，減少了器件面積，最后正交相干檢波后的4路I、Q信號分時送入DSP作后續(xù)處理。

4 計算機仿真
在進行計算機仿真時，使用3個線性調(diào)頻，時寬均為T=124μs信號，其中濾波器設(shè)計采用窗函數(shù)設(shè)計法。
試驗1 由式(6)可得過渡帶寬I(fs，m)隨采樣頻率的變化如圖4所示，采樣頻率的取值范圍為[13．65，16．3]∪[27．3，+∞]，單位MHz，滿足式(7)的fsopt=14．533 MHz，此時I(14．533，2)=1．217 7。表1為各種窗函數(shù)設(shè)計的40階FIR濾波器對應(yīng)的IR，考慮過渡帶帶寬和阻帶衰減，采用80 dBChebwin窗。表2為不同濾波器階數(shù)所對應(yīng)的運算量C，考慮本系統(tǒng)FPGA可利用的資源和處理速度，采用40階FIR。表3為采用80 dB Chebwin窗、40階FIR濾波器時各頻點的IR，可知在整個頻帶內(nèi)都有較好的IR。