FPGA內(nèi)部邏輯要設(shè)計(jì)本地端總線控制模塊，實(shí)現(xiàn)局部總線的狀態(tài)控制，同時(shí)產(chǎn)生片內(nèi)的讀寫時(shí)序及地址信號(hào)以支持突發(fā)傳輸和單周期傳輸，因此使用Verilog HDL語(yǔ)言中的狀態(tài)機(jī)來(lái)完成上述功能。其狀態(tài)轉(zhuǎn)換，如圖4所示。

5 測(cè)試結(jié)果
利用SingnalTap采集到的單周期時(shí)序傳輸圖，如圖5所示。

6 結(jié)束語(yǔ)
以PCI9054為核心介紹了CPCI板卡與嵌入式CPU板卡之間高速數(shù)據(jù)通信系統(tǒng)接口的軟硬件設(shè)計(jì)。PCI9054因其靈活和方便的接口功能，使操作者只需關(guān)心LOCAL BUS接口電路的時(shí)序設(shè)計(jì)，并且利用其傳輸速率高的特性，可以幫助一些對(duì)實(shí)時(shí)性要求較高的系統(tǒng)解決其傳輸數(shù)據(jù)的問(wèn)題。