傳輸鏈路中只要存在阻抗不連續(xù)，就會(huì)產(chǎn)生反射。S參數(shù)中用來(lái)表征反射的參數(shù)是S11，也就是常說(shuō)的回波損耗。設(shè)計(jì)者要做的就是盡可能的控制無(wú)源通道中的阻抗。布線(xiàn)的阻抗較易控制，難于控制之處主要在于過(guò)孔和連接器(圖6)。對(duì)于連接器來(lái)說(shuō)，設(shè)計(jì)者可以控制的是分支(stub)的長(zhǎng)度。此長(zhǎng)度越長(zhǎng)，阻抗越不連續(xù)，反射將越厲害。對(duì)于背板，通常采用背鉆來(lái)保證。而對(duì)于過(guò)孔來(lái)說(shuō)，除了要將其插損控制在最小值外，還要將其阻抗控制與傳輸線(xiàn)盡可能一致。

　　圖6：阻抗的不連續(xù)點(diǎn)分別由連接器和過(guò)孔所引起(興森快捷高速實(shí)驗(yàn)室的某實(shí)測(cè)案例)。

　　此外，反射不僅會(huì)引起過(guò)沖和振鈴等信號(hào)質(zhì)量的下降，而且還會(huì)給整個(gè)通道帶來(lái)額外的損耗。CEI-25G LR規(guī)范規(guī)定，回波損耗在整個(gè)奈奎斯特頻率范圍內(nèi)要約優(yōu)于-10dB，這樣回波損耗所引起的插損將被控制在約0.5dB以?xún)?nèi)。而10G BASE GEN2則更是規(guī)定回?fù)p要約優(yōu)于-20dB，這樣回?fù)p所引起的插損才可忽略不計(jì)。

　　選擇有精密制造能力的供應(yīng)商也至關(guān)重要。只有嚴(yán)格按照設(shè)計(jì)意圖進(jìn)行生產(chǎn)制造的PCB，才能更好地保證阻抗可控。對(duì)于阻抗受控的PCB，PCB板廠商通常采用在PCB旁附加測(cè)試條(通常稱(chēng)為附連邊)來(lái)測(cè)試傳輸線(xiàn)的阻抗。對(duì)這一點(diǎn)設(shè)計(jì)者需要尤其注意，某些時(shí)候測(cè)試條上的傳輸線(xiàn)阻抗和PCB上的傳輸線(xiàn)阻抗并不能良好地對(duì)應(yīng)，需要設(shè)計(jì)者在設(shè)計(jì)PCB時(shí)保證設(shè)計(jì)的正確性。目前國(guó)內(nèi)已有極個(gè)別廠商能夠直接檢驗(yàn)PCB板上的阻抗連續(xù)性(并非檢驗(yàn)測(cè)試條上的阻抗)。

　　多通道串?dāng)_

　　由于下一代100Gbps 網(wǎng)絡(luò)大多會(huì)采用4 x 25Gbps的架構(gòu)，所以相鄰?fù)ǖ篱g的串?dāng)_表征將無(wú)法避免。由于走線(xiàn)間的距離可以通過(guò)犧牲布線(xiàn)密度來(lái)調(diào)節(jié)，所以鏈路上串?dāng)_最大的地方仍將發(fā)生在連接器端。串?dāng)_不僅會(huì)在幅度上帶來(lái)噪聲，同時(shí)還會(huì)引起時(shí)序上的抖動(dòng)，這造成無(wú)用信號(hào)反射等信號(hào)的完整性問(wèn)題。

　　對(duì)串?dāng)_進(jìn)行仿真是一個(gè)難題，難度主要體現(xiàn)在高速連接器的串?dāng)_建模不易。一般連接器廠商給出的S參數(shù)或Spice模型僅局限于連接器的本身，當(dāng)裝配到PCB(如背板)以后，模型的精確建立和修正將形成挑戰(zhàn)。材料特性、幾何尺寸、是否背鉆和過(guò)孔加工精度都將成為決定性因素。而當(dāng)串?dāng)_模型被比較準(zhǔn)確地建立起來(lái)之后，又將出現(xiàn)另一個(gè)挑戰(zhàn)，那就是多通道碼型信號(hào)的生成。要生成各種不同長(zhǎng)度的碼型，以及確定是否帶有噪聲和抖動(dòng)等壓力信號(hào)，需要不停地改變或掃描不同通道之間的相位、偏斜和延遲，以找出串?dāng)_的最壞情況。

　　除了仿真，也可以測(cè)試實(shí)際鏈路中的串?dāng)_，這樣也能驗(yàn)證仿真的正確性。對(duì)于串?dāng)_的測(cè)試，傳統(tǒng)上采用VNA或TDR來(lái)測(cè)試物理結(jié)構(gòu)上的串?dāng)_，但所測(cè)得的串?dāng)_大小與數(shù)據(jù)無(wú)關(guān)。也就是說(shuō)，無(wú)論是VNA測(cè)試出來(lái)的串?dāng)_幅度，還是TDR測(cè)試出來(lái)的串?dāng)_最強(qiáng)耦合位置，均不能直接指示出是否引起了誤碼或眼圖的惡化。要測(cè)試數(shù)據(jù)的相關(guān)串?dāng)_，需要借助并行通道誤碼儀(圖7)。由于該設(shè)備可以級(jí)聯(lián)，所以能夠測(cè)試多達(dá)8個(gè)以上干擾通道的情況。

　　圖7：對(duì)于一個(gè)典型的背板，配置了4個(gè)近端串?dāng)_和4個(gè)遠(yuǎn)端串?dāng)_，并監(jiān)測(cè)受害通道的誤碼和浴盆曲線(xiàn)。

　　圖7所示的配置可以將數(shù)據(jù)相關(guān)的串?dāng)_很好的表征出來(lái)，包括改變碼型發(fā)生器的幅度和去加重，得出浴盆曲線(xiàn)，從而找出串?dāng)_對(duì)數(shù)據(jù)的最壞影響以及減少串?dāng)_和抖動(dòng)的辦法。興森快捷高速實(shí)驗(yàn)室已利用此設(shè)備多次幫助客戶(hù)成功地設(shè)計(jì)出了高速背板并通過(guò)了驗(yàn)證。

　　本文小結(jié)

　　當(dāng)高速串行信號(hào)速率急速增進(jìn)到25Gbps后，發(fā)射端和接收端的信號(hào)處理將更加復(fù)雜。由于傳輸?shù)男盘?hào)仍然是NRZ 碼型，發(fā)射端采用3抽頭(tap)的預(yù)加重，接收端采用3抽頭以上的CTLE和DFE兩級(jí)均衡來(lái)克服通道上的損耗。而要最優(yōu)化配置發(fā)射端和接收端的均衡，則需了解到通道的損耗情況。設(shè)計(jì)者只需要考慮到影響損耗的各種因素，做好充分的仿真和測(cè)試，便可以做到通道可控，包括大家所熟悉的阻抗控制、損耗控制和串?dāng)_控制。設(shè)計(jì)出的通道不僅要滿(mǎn)足規(guī)范，而且還要留有充足的裕量。這樣不僅不會(huì)給有源部分造成壓力，而且還會(huì)為未來(lái)的速率擴(kuò)展和升級(jí)留下余地。