表1是系統(tǒng)設(shè)計(jì)通過(guò)ModelSim功能仿真后，在Xilinx ISE工具上綜合后的結(jié)果，綜合頻率高達(dá)245．562 MHz。在系統(tǒng)運(yùn)行中，以太網(wǎng)控制器IP核時(shí)鐘工作頻率在125MHz，系統(tǒng)時(shí)鐘頻率為100MHz。通過(guò)仿真和FPGA下載驗(yàn)證后，接口通訊時(shí)鐘周期統(tǒng)計(jì)如表2所示。

通過(guò)表2可以看出，以太網(wǎng)接口設(shè)計(jì)在完成兩種協(xié)議轉(zhuǎn)換和跨時(shí)鐘數(shù)據(jù)傳輸中，通訊響應(yīng)時(shí)間短，且具有實(shí)時(shí)和穩(wěn)定傳輸，避免了異步時(shí)鐘在數(shù)據(jù)傳輸中的效率問(wèn)題。
實(shí)驗(yàn)測(cè)試，把FPGA開(kāi)發(fā)板與PC機(jī)通過(guò)網(wǎng)線連接，如圖6所示。在PC機(jī)上編寫(xiě)軟件程序，用于發(fā)送和接收硬件系統(tǒng)數(shù)據(jù)，通過(guò)修改數(shù)據(jù)文件，測(cè)試不同深度的數(shù)據(jù)傳輸。比較發(fā)送數(shù)據(jù)和接收數(shù)據(jù)文件，判斷傳輸誤碼率。

實(shí)驗(yàn)測(cè)試了不同文件大小的數(shù)據(jù)傳輸需要時(shí)間，統(tǒng)計(jì)結(jié)果如圖7所示。測(cè)試結(jié)果，發(fā)送與接收文件數(shù)據(jù)，與預(yù)期結(jié)果一致。通訊時(shí)間與數(shù)據(jù)文件大小近似于線性關(guān)系，且傳輸時(shí)間短。以太網(wǎng)接口設(shè)計(jì)模塊為MPSoC承擔(dān)網(wǎng)絡(luò)數(shù)據(jù)通訊，提供了實(shí)時(shí)和高吞吐率的通訊速度。此外，以太網(wǎng)模塊可以用于系統(tǒng)單模塊集成調(diào)試傳輸源數(shù)據(jù)，提高驗(yàn)證效率。以太網(wǎng)接口模塊也可以應(yīng)用于通訊網(wǎng)絡(luò)，實(shí)現(xiàn)系統(tǒng)數(shù)據(jù)與網(wǎng)絡(luò)通訊信息的交換。

4 結(jié)束語(yǔ)
研究了以太網(wǎng)在MPSoC中的數(shù)據(jù)通訊，解決了系統(tǒng)在網(wǎng)路通訊中的實(shí)時(shí)和高吞吐率的數(shù)據(jù)傳輸瓶頸。通過(guò)該接口與多核系統(tǒng)通訊，可以完成局域網(wǎng)到廣域網(wǎng)數(shù)據(jù)信息傳遞。