摘要：隨著電子技術的不斷進步，一些原本只能安裝在較大平臺的通信設備通過小型化、低功耗設計已經能夠加裝在較小的平臺上，而通信設備的加裝會使這些平臺的信息化程度大幅提升，從而適應更多的應用場合。為了實現通信設備的小型化和低功耗，文章給出了通信信號處理器的小型化和低功耗設計方法。

關鍵詞：NCO；FPGA；DSP；數字上變頻器

0 引言

隨著各類武器平臺向信息化、網絡化的方向發(fā)展，各類小型、超小型平臺，如空空導彈、小型無人機等，對通信設備的需求日趨迫切。此類平臺由十體積小、載荷低，采用電池供電，無法承載主要由模擬部件或半數字化部件組成的結構尺寸、重最、功耗都較大的通信設備。尤其是通信信號處理器，由于受到關鍵元件技術水平的限制，其結構尺寸、功耗等往往無法實現小型化，因而嚴重制約了通信設備適裝超小型平臺的技術可行性。

數字電路技術的突飛猛進使得通信信號處理器的小型化成為可能。以大容量、高速FPGA以及低功耗、大位數、高采樣速率A／D轉換器為核心的新一代數字處理器技術，使原先需要大量數字元件實現的功能都被集成到了幾個可編程的元件中，故可使得電路的面積縮小到原先的十分之一到幾十分之一，同時整體功耗卻降低了一半以上。如擴頻通信中的核心處理部件(相關器)用模擬器件實現時，其體積將很大，且信號處理能力較低，無法滿足碼速率超過5 Mbps的信號速率。而以大容量FPGA為電路基礎構件的數字處理系統(tǒng)，則徹底剔出了模擬信號處理系統(tǒng)的種種缺陷。因此，只要選取合適硬件資源的FPGA，就可以將若干個數字相關器集嵌入到單一的一片FPGA中，而不改變任何電路面積。

高速A／D技術的進步，已經使通信信號處理器由模擬電路發(fā)展為數字中頻處理器系統(tǒng)，其中頻信號可通過A／D采樣轉換成單純的采樣數字流，從而真正實現信號處理算法的全數字化。

1 設計架構和部件選擇

1．1 通信信號處理器的電路構架

最小化通信處理器架構可由FPGA+DSP構建，圖1所示就是一種典型的信號處理器架構圖。其中，FPGA用于完成上下變頻、編譯碼、調制解調、同步捕獲等信號處理算法；DSP則用于完成信息的打包、拆包以及一些復雜協議的處理。

1．2 高集成度低功耗數字處理部件的選型

設計低功耗、小型化信號處理系統(tǒng)的關鍵是在保證系統(tǒng)性能的前提下，精簡不必要的功能，同時選擇功耗最優(yōu)的芯片來構建最優(yōu)電路配置。

(1)A／D采樣器的選擇

A／D采樣器的選擇既要考慮A／D采樣器的性能，又要滿足系統(tǒng)所要求的動態(tài)范圍和性能指標。評估A／D采樣器的性能指標主要有采樣位寬、無雜散動態(tài)范圍(SFDR)、信噪比(SNR)、轉換速率、量化靈敏度等。一般采樣寬度越寬，動態(tài)范圍越大。

凌特公司推出的14位125Msps雙通道高速模數轉換器LTC2285，其單通道功耗僅395 mW，采用9 mm×9 mm的QFN封裝，可以為高速小型化低功耗設計提供有力幫助。LTC2285與典型的14位采樣器AD6645相比，具有不可比擬的優(yōu)點。表1所列是這兩種器件的主要參數比較。

(2)數字上變頻器的選擇

AD9957內部集成有大最的硬件資源，包括正交數字上變頻器、濾波器、時鐘倍頻器、D／A轉換器、增益控制器、參數寄存器、波形存儲RAM、SPI接口控制器等。通過對AD9957內部信號參數寄存器的配置，可產生多種復雜波形。其正文輸入信號速率達250 MHz，模擬輸出信號頻率最高可達400 MHz，且相位噪聲小于125 dBc／Hz。

通過內置的8個鍵控波形存儲寄存器，可以通過控制信號對所存儲波形進行切換，以實現MSK、BPSK QPSK、8PSK、MFSK等多種高速率的調頻、調相信號。14 bit的D／A可實現84 dB輸出信號動態(tài)范圍。

(3)FPGA的選擇

FPGA是數字信號處理器的核心器件，主要負責完成編碼、調制、濾波、同步、解調、解碼等處理過程。FPGA的選型首先要滿足信號處理器的需求，同時要兼顧系統(tǒng)功耗。

ARRIA II GX系列是ALTERA公司的中檔級FPGA，具有快速收發(fā)器、LVDS和存儲器，能以低成本和低功耗實現豐富的功能。EP2AGX125具有124100個LE、18×18乘法器576個、高速收發(fā)器12個，而且性能適中，適合處理碼速率在20 Mbps以下、中頻載頻低于200 MHz的中頻采樣系統(tǒng)；而STRATIX系列FPGA性能比較高，它含有更多的硬件資源，但功耗過大；功耗最低的CYCLONE系列FPGA的處理能力較弱，適合于碼速率5 Mbps以下、中頻載頻70 MHz以下的中頻采樣系統(tǒng)。

(4)DSP的選擇

DSP也是通信信號處理系統(tǒng)不可缺少的硬件資源，例如數據的打包／解包、統(tǒng)計、調度、信道參數的下發(fā)、低實現性的信號處理算法通過DSP編程實現起來比較容易。同樣的處理功能，若采用FPGA邏輯電路實現難度極大，同時消耗的硬件資源巨大，雖然可以通過并行運算大幅提高算法速度，但由于電路復雜度過高，因而會帶來不必要的設計障礙和調試困難。尤其是對于大量浮點數據的處理，DSP相對FPGA具有較大的優(yōu)勢。

通常，DSP的選型關鍵是內核處理能力和總線吞吐能力兩個技術指標。如果需要系統(tǒng)進行浮點數據處理，還應考慮其浮點數據的處理能力。根據工程經驗，對于低功耗通信信號處理的應用場合，DSP內核應選取低于300 MHz的定點或浮點處理器，外總線位寬在32 bit以下，外總線吞吐能力高于通信碼速率5～10倍以上即可，這樣可以在每個時隙的末尾快速讀取或下發(fā)收／發(fā)數據。一般DSP內核的速率不必太高，因為大量的實時信號處理已經通過FPGA完成，DSP僅作為后端數據處理部件，因此，過高的內核時鐘會帶來不必要的功耗開銷。

綜上所述，ADI公司的ADSP 21369是較為符合以上技術特點的低功耗、高性能浮點DSP，該器件的內核時鐘最高可達333 MHz，32 bit外總線可工作在10 MHz以上速率，對于20 Mbps信道碼速率通信系統(tǒng)具有16倍的數據吞吐能力，而該芯片全速工作的功耗也不會超過1 W，是較為理想的通信信號處理器數據處理部件。

2 小型化低功耗設計

根據現有技術水平和信號處理器小型化、低功耗設計的技術要求，結合應用場合的實際要求，并以處理基帶碼速率為20 Mbps，以BPSK信號為調制方式的通信系統(tǒng)為例，給出以最優(yōu)數字電路配置來構建小型化、低功耗信號處理器設計方法。

本系統(tǒng)的A／D采樣器采用LTC2285。若以雙通道14 bit位寬、80 Mbps采樣速率來對輸入載波頻率為100 MHz、碼速率20 Mbps的BPSK信號進行帶通采樣，可滿足20 dB以上動態(tài)范圍的設計需要。此外，該芯片的休眠功能特別適合時分多址體制下的低功耗需求。當系統(tǒng)處于發(fā)射時隙或休止時隙時，可以關閉A／D采樣器內核，使其處于最小工作狀態(tài)，從而進一步降低功耗。另外，LTC2285采用單電源供電，外圍電路設計簡單，也對降低電路復雜度和規(guī)模幫助較大。

該數字中頻處理系統(tǒng)中的核心處理器件采用ALTERA公司的EP2AGX12515，其內部資源可滿足對兩路A／D采樣器輸入的80 MHz數據流進行相關信號處理，包括正交基帶下變頻、數字低通濾波、數字相關，正交相關峰合成、載波相位跟蹤、同步捕獲、定時點提取等數字信號處理。該FPGA內部的大量乘加器資源還可實現高速率、高階數的FIR濾波器。