基于以太網(wǎng)硬件協(xié)仿真接口實(shí)現(xiàn)便捷和高帶寬的仿真
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時(shí)間：2012-09-02
來(lái)源：網(wǎng)絡(luò)
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基準(zhǔn)測(cè)試
對(duì)5×5濾波器設(shè)計(jì)示例進(jìn)行了編譯以便實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)以太網(wǎng)硬件協(xié)仿真，并利用Xilinx ML402開(kāi)發(fā)板對(duì)其進(jìn)行了協(xié)仿真。我們對(duì)硬件仿真速度與軟件仿真速度進(jìn)行了比較。基準(zhǔn)程序特別考慮了每秒被讀回的已處理幀的數(shù)目，并將結(jié)果同單個(gè)幀的濾波操作所耗費(fèi)的軟件仿真時(shí)間進(jìn)行了比較。
圖6總結(jié)了與純軟件仿真相比，以太網(wǎng)協(xié)仿真所實(shí)現(xiàn)的仿真加速。結(jié)果表明，仿真速度提高了大約50到1,000倍。在現(xiàn)實(shí)設(shè)計(jì)中，速度的提高幅度取決于多種因素，這些因素包括：設(shè)計(jì)的復(fù)雜程度、I/O端口的數(shù)目和I/O數(shù)據(jù)的流量等。圖6還顯示，和以太網(wǎng)設(shè)置有關(guān)的另外兩個(gè)重要因素——鏈路速度和可允許的最大幀尺寸——也能影響到協(xié)仿真的性能。
隨著鏈路速度的提高，我們發(fā)現(xiàn)仿真所用的時(shí)間大大縮短，這是因?yàn)橛懈嗟?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/帶寬">帶寬可用于協(xié)仿真的數(shù)據(jù)。另外，如果開(kāi)通千兆位級(jí)以太網(wǎng)的巨型幀支持功能（為保證突發(fā)數(shù)據(jù)傳輸?shù)男首畲蠡?，加大了可允許的最大幀尺寸），協(xié)仿真的性能可得到進(jìn)一步的提升。
本文引用地址：http://www.biyoush.com/article/154026.htm
結(jié)論
System Generator for DSP的以太網(wǎng)硬件協(xié)仿真接口，為在Xilinx ML402平臺(tái)上進(jìn)行視頻和圖像處理應(yīng)用仿真提供了一個(gè)便捷和高帶寬的解決方案。該類(lèi)接口為對(duì)遠(yuǎn)程FPGA平臺(tái)進(jìn)行仿真，或者為了實(shí)現(xiàn)更高的性能，對(duì)那些直接通過(guò)以太網(wǎng)電纜連接主機(jī)的開(kāi)發(fā)板進(jìn)行仿真創(chuàng)造了條件。借助System ACE解決方案，設(shè)計(jì)人員可以通過(guò)以太網(wǎng)完成器件配置，消除了對(duì)二次編程電纜的需求。正如基準(zhǔn)測(cè)試結(jié)果顯示的那樣，該接口能夠大幅度提高仿真速度。
評(píng)論