1 EJTAG工作機制及實現(xiàn)
1．1 EJTAG組成
所有MIPS的微處理器或是包含MIPS核的SoC芯片組件均提供對EJTAG調(diào)試的支持。EJTAG接口利用JTAG的TAP(Test Access Port)訪問方式，將測試數(shù)據(jù)傳入或者傳出處理器核。EJTAG可實現(xiàn)的功能包括：訪問處理器的寄存器、訪問系統(tǒng)內(nèi)存空間、設(shè)置軟件／硬件斷點、單步／多步執(zhí)行等。如圖1所示，EJTAG調(diào)試功能模塊由4部分組成：CPU核內(nèi)部的組件擴展，硬件斷點單
元，調(diào)試控制寄存器(DCR)以及TAP接口。

1．2 EJTAG工作機制
處理器在某個調(diào)試例外(debug exception，如單步運行、斷點等)產(chǎn)生以后，進入到調(diào)試模式(debug mode)，直到DERET指令執(zhí)行以后從調(diào)試模式退出來。在這段時間里，處理器執(zhí)行調(diào)試例外處理過程。在調(diào)試例外處理過程中，調(diào)試軟件通過對TAP處理器的訪問操作，實現(xiàn)了對普通寄存器的訪問、協(xié)處理器的訪問、系統(tǒng)內(nèi)存空間的訪問等功能。系統(tǒng)退出調(diào)試模式以后允許應(yīng)用程序或是系統(tǒng)代碼繼續(xù)執(zhí)行，直到遇到下一個調(diào)試例外。重復(fù)以上過程，EJTAG實現(xiàn)了單步運行或者多步運行等調(diào)試功能。
1．2．1 調(diào)試例外
在體系結(jié)構(gòu)的設(shè)計上，EJTAG并不需要與CPU緊密結(jié)合，但CPU必須提供調(diào)試寄存器、進入調(diào)試模式和在調(diào)試模式下執(zhí)行指令的能力，更重要的是調(diào)試例外的優(yōu)先級必須高于其他處理器的例外(exception)。EJTAG調(diào)試是通過處理器的調(diào)試例外來實現(xiàn)的，調(diào)試例外將CPU從非調(diào)試模式(non-debug mode)轉(zhuǎn)到調(diào)試模式。在調(diào)試模式下也可以再發(fā)生調(diào)試例外，這種例外就叫做“調(diào)試模式例外(debuIg mode exception)”。
MIPS 4KC處理器提供的調(diào)試例外如表1所列。

當CPU執(zhí)行了軟件斷點指令(SDBBP)，或者發(fā)生了單步調(diào)試，或者在EJTAG回路中產(chǎn)生了JtagBrk調(diào)試事件，或者發(fā)生了硬件斷點時，CPU就會產(chǎn)生調(diào)試例外。SDBBP是一個標準的MIPS指令集指令，軟件斷點的設(shè)置就是調(diào)試軟件通過把正常的應(yīng)用程序代碼替換成軟件斷點指令來實現(xiàn)的。EJTAG支持指令斷點和數(shù)據(jù)斷點兩種類型的硬件斷點，指令斷點發(fā)生在處理器取指過程中，數(shù)據(jù)斷點發(fā)生加載／存儲傳輸過程中，它們可以設(shè)置在任何地址空間中，包括不能被改寫的ROM空間。調(diào)試例外發(fā)生后，CPU首先屏蔽地址錯誤異常和中斷異常，然后轉(zhuǎn)向調(diào)試例外處理程序的執(zhí)行。調(diào)試例外處理程序是由調(diào)試軟件通過與TAP處理器的配合，利用EJTAG接口實現(xiàn)的。在調(diào)試模式下，CPU仍能夠正常地訪問協(xié)處理器和系統(tǒng)內(nèi)存空間等處理器資源。
調(diào)試寄存器包括DEBUG寄存器、DEPC寄存器和DESAVE寄存器，都被定義在協(xié)處理器中。DEBUG寄存器保存了CPU進入調(diào)試模式的原因，以及同時是否發(fā)生了其他CPU例外的標志位，也被用來控制單步運行的設(shè)置。DEPC(Debug Exception Program Counter)寄存器保存了發(fā)生調(diào)試例外時將要執(zhí)行的那條指令的地址，當退出調(diào)試模式后，該地址恢復(fù)到PC寄存器中。DESAVE (Debug Exception Save)寄存器是一個草稿寄存器，被調(diào)試軟件用在對普通寄存器的處理過程中，該寄存器的內(nèi)容不需要保存。
1．2．2 調(diào)試例外處理過程
所有的調(diào)試例外都有相同的基本流程：
①DEPC保存了中斷返回后重新開始執(zhí)行的指令PC值，設(shè)置DEBUG寄存器中的DBD位(表示DEBUG中斷是否發(fā)生在分支延遲槽中)。如果不在延遲槽中，DEPC保存的就是當前的PC值；如果在延遲槽中，DEPC保存的就是那條跳轉(zhuǎn)指令的PC值。
②根據(jù)調(diào)試例外更新Debug寄存器中的內(nèi)容DSS，DBp，DDBL，DDBS，DIB，DINT位)。
③DEBUG寄存器中的DExcCode域變?yōu)榉嵌x的。
④DEBUG寄存器中的Halt和Doze位更新。
⑤在調(diào)試處理開始時設(shè)置IEXI位來確定是否精確中斷。
⑥D(zhuǎn)EBUG寄存器中的DM位設(shè)置為1。
⑦處理器開始從調(diào)試例外向量取指令進行例外處理。
處理過程用程序描述如下：

2 龍芯一號處理器IP核簡介
龍芯一號處理器IP核是北京神州龍芯集成電路設(shè)計有限公司與中國科學(xué)院計算技術(shù)研究所共同研制的，兼顧通用及嵌入式CPU特點的32位處理器內(nèi)核。龍芯一號處理器IP核具有可配置特性，用戶可以根據(jù)自己的需求進行選擇配置，從而定制出最適合用戶應(yīng)用的處理器結(jié)構(gòu)。圖2顯示了龍芯一號IP核的可配置結(jié)構(gòu)，其中虛線部分表示用戶可根據(jù)自己的需求進行選擇配置，從而定制出最適合用戶應(yīng)用的處理器結(jié)構(gòu)。

GS32S是龍芯一號處理器系列中的一款，采用RISC架構(gòu)，可運行MIPS III指令集，有7級流水線，具有32位整數(shù)單元，典型工作頻率為200～266 MHz，典型功耗為0．5W。GS32S不含浮點部件(FPU)、媒體部件(MMX)，以及哈佛結(jié)構(gòu)SRAM接口。固定內(nèi)核、EJTAG、TLB、Cache、AMBA接口和協(xié)處理器接口為固定配置。圖2中的陰影部分為GS32S處理器的配置模塊。

3 GS32S處理器EJTAG調(diào)試的實現(xiàn)
3．1 TAP處理器的訪問
GS32S CPU從EJTAG Probe取指執(zhí)行，或向EJTAGProbe訪問數(shù)據(jù)(Load／Store)，實現(xiàn)處理器進入調(diào)試模式后的調(diào)試例外執(zhí)行，整個處理過程需要調(diào)試軟件通過Probe監(jiān)測進行。在這種情況下，EJTAG的TAP就相當于一個從設(shè)備，TAP模塊接收處理器內(nèi)部對dmseg段進行的取指、Load／Store操作等發(fā)出的訪問，等待外部響應(yīng)。
GS32 CPU處于調(diào)試模式時，如果ProbEn有效，則對0xFF200000～0xFF2FFFFF的訪問轉(zhuǎn)向dmseg段；如果ProbTrap有效，則發(fā)生調(diào)試例外的處理器轉(zhuǎn)向0xFF200200取指。TAP處理器訪問流程如圖3所示。
發(fā)生調(diào)試例外時，如果DCR中的ProbTrap位是1，則GS32S CPU跳轉(zhuǎn)到0xFF20 0200取指執(zhí)行的過程如下：
①處理器把PC值(如0xFF200200)送到TAP模塊中的Address寄存器中。
②處理器寫TAP模塊中的ECR寄存器，設(shè)置PrAcc=1，PRnW=0，Psz[1：0]=2。
③處理器不停地測試PrAcc位，為1處于等待狀態(tài)。
④EJTAGProbe選擇ECR寄存器，串行移出其內(nèi)容，看PrAcc 位是否為1。為1表示處理器等待通過TAP輸入要執(zhí)行的指令，同時也表示地址寄存器的值是有效的。
⑤EJTAG Probe判斷ECR寄存器的PRnW位，0表示讀。
⑥EJTAGProbe選擇地址寄存器，并移出其內(nèi)容。
⑦EJTAG Probe選擇數(shù)據(jù)寄存器，把對應(yīng)于上一步地址的指令移入數(shù)據(jù)寄存器里。
⑧EJTAG Probe選擇ECR寄存器，把PrAcc位置0，其他位保持不變，表示開始由處理器來執(zhí)行數(shù)據(jù)寄存器中的指令。
⑨處理器測試PrAcc值為0，把數(shù)據(jù)寄存器中的指令取走執(zhí)行。
⑩處理器把PC值加4，發(fā)出讀下一條指令的命令，因為地址仍然在dmseg區(qū)域中，所以重復(fù)上面的過程，讀入下一條指令。
由于流水線的存在，發(fā)生在dmseg內(nèi)的Load／Store操作分2步進行。第1步，取指譯指；第2步，將指定地址的數(shù)據(jù)裝入寄存器／將寄存器的數(shù)據(jù)裝入指定地址。在指令執(zhí)行過程中這2步之間會有間隙，為了獲得正確的執(zhí)行結(jié)果，需要檢測Address寄存器里的內(nèi)容是否為操作數(shù)地址。若不是則插入nop指令，繼續(xù)檢測Address寄存器里的內(nèi)容。
3．2 與標準的EJTAG的差異性及應(yīng)對措施
在實現(xiàn)GS32S EJTAG調(diào)試功能的過程中，發(fā)現(xiàn)GS32S處理器的EJTAG與標準EJTAG存在著差異性，因此需要調(diào)試軟件針對這些差異性采取相應(yīng)的應(yīng)對措施。
(1)TAP狀態(tài)機進入復(fù)位狀態(tài)后異常
“Test-Logic-Reset”是TAP有限狀態(tài)機16個狀態(tài)中的其中之一。一般來說，在處理器復(fù)位后，TAP狀態(tài)機會處于不確定的狀態(tài)。為了使TAP狀態(tài)機正常工作，需要在5個時鐘周期內(nèi)，置高TDI輸入，讓TAP狀態(tài)機進入“Test-Logic-Reset”的指定狀態(tài)。GS32S處理器的TAP狀態(tài)機在進入“Test-Logic-Reset”狀態(tài)后，會改變3個寄存器的內(nèi)容：清除DCR寄存器的ProbEn和ProbTrap位；置高協(xié)處理器Debug的DM位；修改協(xié)處理器DEPC的內(nèi)容為0xBFC00500。然后處理器進入調(diào)試模式中，這樣的結(jié)果會導(dǎo)致后繼的調(diào)試過程被打斷。

應(yīng)對措施：調(diào)試軟件限制TAP狀態(tài)機進入“Test-LogiC-Reset”狀態(tài)的時機與次數(shù)，并在TAP狀態(tài)機進入“Test-Logic-Reset”狀態(tài)后，進行必要的清理工作。
(2)進入調(diào)試模式后PC的輸出值高8位全為零
進入調(diào)試模式后，處理器會把PC值送到TAP模塊中的Address寄存器中，而通過TAP模塊輸出的Address值高8位全為零。由于對發(fā)生在dmseg段內(nèi)的Load／Store操作，調(diào)試軟件會依據(jù)Address寄存器里的內(nèi)容是否為操作數(shù)地址來判斷Load／Store操作是否執(zhí)行完畢，因此會發(fā)生比較總是失敗的情況。
應(yīng)對措施：該情況僅僅影響Address寄存器輸出值的高8位數(shù)據(jù)(0xFFXXXXXX～0x00XXXXX)，因此可在判斷Address寄存器數(shù)據(jù)是否等于操作數(shù)地址時，只比較低24位數(shù)據(jù)。
(3)未被正確初始化的處理器會進入死機狀態(tài)
目標機上電后，處理器將從復(fù)位例外向量處取指令執(zhí)行。如果復(fù)位向量處為隨機數(shù)據(jù)或不完整的初始化代碼，則處理器執(zhí)行后將會進入死機狀態(tài)，不再響應(yīng)任何EJTAG的TAP處理器的訪問。
應(yīng)對措施：首先讓EJTAG TAP執(zhí)行EJTAGBOOT的命令，處理器復(fù)位后將會進入調(diào)試模式，此后即可使用TAP處理器的訪問機制進行正常的EJTAC調(diào)試操作。

結(jié) 語
EJTAG是一種不影響、不干擾系統(tǒng)運行的新型開發(fā)調(diào)試技術(shù)，它改變了硬件開發(fā)工具滯后、出現(xiàn)新體系結(jié)構(gòu)且專用于特定處理器的落后局面，提供了一種容易實現(xiàn)的硬件調(diào)試標準，具備了實時調(diào)試特征，使用5針EJTAG接口實現(xiàn)了硬件斷點、軟件斷點等調(diào)試功能。本文在實現(xiàn)了EJTAG調(diào)試功能的基礎(chǔ)上，開發(fā)了以USB為快速通信接口、用CPLD硬件實現(xiàn)JTAG時序的MIPS仿真器產(chǎn)品，實現(xiàn)了對GS32S處理器EJTAG調(diào)試的支持，并在展訊、海爾等公司基于龍芯一號IP核的項目研究中得到了驗證。