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            EEPW首頁 > 嵌入式系統(tǒng) > 設計應用 > 采用0.18µm CMOS設計用于2.5Gb/s收發(fā)器系統(tǒng)的16:1復用器電路

            采用0.18µm CMOS設計用于2.5Gb/s收發(fā)器系統(tǒng)的16:1復用器電路

            作者: 時間:2009-11-02 來源:網(wǎng)絡 收藏

              4:1的Verilog實現(xiàn)的關(guān)鍵代碼如下:

              always @(posedge clk or posedge reset)

              if(reset)

              begin i = 2'b0; sda_p = 0; end

              else begin

              if(i==2'b0)

              begin sda_p = data[0]; d1 = data[1]; d2 = data[2]; d3 = data[3]; end

              else begin d2 = d3; d1 = d2; sda_p = d1; end

              i = i+2'b1;

              end


              圖3 1*實現(xiàn)時序圖

              2.2.2 4:1

              4:1復用器采用樹形結(jié)構(gòu)實現(xiàn),其實現(xiàn)如圖2所示,它主要由三個2:1的高速復用器和一個主從D觸發(fā)器(MSDEF)構(gòu)成。2:1復用器由一個主從D觸發(fā)器(由兩個鎖存器級連構(gòu)成),一個主從主D觸發(fā)器(由三個鎖存器級連構(gòu)成)和一個2:1數(shù)據(jù)選擇器構(gòu)成。

              本文所設計的鎖存器和2:1數(shù)據(jù)選擇器均采用CML(電流模式邏輯)邏輯實現(xiàn),其基本結(jié)構(gòu)如圖4(a)所示,按其功能可分為下拉邏輯網(wǎng)絡、尾電流源和上拉電阻三個部分。它可以在電壓擺幅較小的情況下正常工作。由于尾電流源的存在,CML的功耗近似為恒定值P=vdd*I,其中vdd是電源電壓,I為直流尾電流。眾所周知,傳統(tǒng)電路的功耗為P=CL`*f*vdd2,其中f是電路的開關(guān)頻率,CL`是輸出節(jié)點的負載電容。因此,在高速率的條件下,CML電路的功耗比與其相似的電路的功耗要小得多。此外,降低CML電路的電壓擺幅,還可以減小整個電路的延時,從而提高電路的工作速度。


              圖4 鎖存器及2:1數(shù)據(jù)選擇器電路圖

              3仿真結(jié)果

              該電路采用SMIC 0.18?m工藝模型,使用Virtuoso AMS Simulator 工具進行了仿真。輸入信號為16位156.25Mb/s并行數(shù)據(jù),如圖5(a)所示。仿真的corner包括:ff(fast model)、tt(typical model)、ss(slow model)。不同corner下的仿真輸出波形如圖5(b)-(d)所示。從仿真的結(jié)果可以看出,輸入數(shù)據(jù)為156.25Mb/s時,能較好的實現(xiàn)復用功能,輸出數(shù)據(jù)速率為,整個電路的功耗約為6mW。 

              4結(jié)論

              隨著工藝的發(fā)展,采用CMOS工藝已經(jīng)可以設計出高性能、低功耗、成本低的高速電路。本次設計采用0.18?m CMOS工藝,采用CML電路設計技術(shù)和數(shù)?;旌显O計技術(shù),設計出了 16:1復用器電路。該電路能夠在電源電壓為1.8V,工作溫度范圍為0-70。C時,工作速率可達到,功耗約為6mW。

              本文作者創(chuàng)新觀點:本文將16:1復用器電路進行了模塊化分解,采用數(shù)?;旌系脑O計技術(shù)分別用Verilog語言描述的方式和CML電路邏輯設計了1*復用器電路和4:1復用器電路,并采用混合信號仿真的驗證方式對所設計的16:1復用器進行了驗證。用該種方法大大縮短設計和驗證所需要的時間。

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