FPGA的時(shí)鐘頻率同步設(shè)計(jì)
加入技術(shù)交流群
3 頻率補(bǔ)償算法在FPGA中的實(shí)現(xiàn)
由式(4)和式(10)可得：
頻率補(bǔ)償就是在每個(gè)同步周期計(jì)算FreqCompValuen，FPGA提供了參數(shù)化的乘法器兆函數(shù)(1pm_mult)和除法器兆函數(shù)(1pm_divide)，可以快速實(shí)現(xiàn)上述算法。原理如圖3所示，在每個(gè)同步周期同步信號(hào)的驅(qū)使下，鎖存器B和C分別鎖存當(dāng)前時(shí)鐘讀數(shù)和上個(gè)同步周期時(shí)鐘讀數(shù)，同時(shí)將主時(shí)鐘讀數(shù)輸入到加法器A中，經(jīng)過(guò)減法器E、F和乘法器G，以及除法器H后計(jì)算出新的FreqCompValuen，并在同步信號(hào)的驅(qū)動(dòng)下，將其鎖存到鎖存器D中。由于中間的計(jì)算結(jié)果要經(jīng)過(guò)一定的時(shí)鐘周期，所以鎖存器D的鎖存信號(hào)要延時(shí)一定的晶振周期。在本設(shè)計(jì)中延時(shí)50個(gè)FreqOsc，即在1μs的情況下就可以得到新的頻率補(bǔ)償值。本文引用地址：http://www.biyoush.com/article/152175.htm
同步報(bào)文的傳輸延遲SyncDelay理論上是不變的，而實(shí)際上報(bào)文在傳輸過(guò)程中有抖動(dòng)。參考文獻(xiàn)[3]對(duì)此進(jìn)行了分析，并指出同步周期越長(zhǎng)，報(bào)文傳輸延遲抖動(dòng)的影響就越小，因此可以忽略不計(jì)。
伺服電機(jī)相關(guān)文章:伺服電機(jī)工作原理
評(píng)論