FPGA的配置使用PS和JTAG兩種方式，既能實(shí)現(xiàn)JTAG方式下電路在線調(diào)試，又能保證調(diào)試完成后能夠正確使用相應(yīng)的配置器件。其中JP5*2插座為JTAG配置端口，TDI、TDO、TMS、TCK為JTAG配置引腳，該配置方式采用BlasterMV線，通過配置計(jì)算機(jī)的并口與電路板配置端口進(jìn)行連接，用于將編寫好的配置數(shù)據(jù)實(shí)時(shí)傳送到FPGA，該方式主要用于電路調(diào)試；EPC1C8為FPGA配置器件，采用PS(被動(dòng)串行)配置方式，由于FPGA內(nèi)部存儲(chǔ)器屬于易失性RAM存儲(chǔ)因此每次加電后都要將程序重新寫入FPGA，配置器件本身就是存儲(chǔ)器，其主要作用就是在每次加電后將程序?qū)懭隖PGA，保證調(diào)試完畢的電路能夠正常單獨(dú)進(jìn)行工作。
來自前級(jí)電路的數(shù)據(jù)及控制信號(hào)、發(fā)到D／A轉(zhuǎn)換電路的數(shù)據(jù)都連接到FPGA芯片的通用I／O引腳，通過編程實(shí)現(xiàn)所需功能。對(duì)FPGA的編程使用Altera公司的QuartusⅡ軟件，該軟件采用圖形化與VHDL語言混合編程，易于調(diào)試修改。編程實(shí)現(xiàn)的主要功能為：對(duì)輸入數(shù)據(jù)進(jìn)行鎖存移位，確保每位數(shù)據(jù)都能得到正確處理；產(chǎn)生兩組分頻時(shí)鐘參與2FSK調(diào)制，并使分頻后的時(shí)鐘按照時(shí)序進(jìn)入數(shù)字調(diào)制器；數(shù)字調(diào)制器負(fù)責(zé)將不同頻率始終按照順序依次產(chǎn)生連續(xù)量化的8位正弦波數(shù)字量輸出到端口。
本設(shè)計(jì)中由于采用兩種頻率分時(shí)產(chǎn)生，按時(shí)序進(jìn)入調(diào)制器，而正弦波數(shù)字調(diào)制器單獨(dú)工作的方法，保證了輸出正弦波具有連續(xù)的相位，不會(huì)產(chǎn)生相位突變。

4 D／A轉(zhuǎn)換電路
D／A轉(zhuǎn)換共包括四路，其主要功能是將FPGA輸出的已調(diào)制好的2FSK數(shù)字信號(hào)轉(zhuǎn)換為正弦波信號(hào)。由于FPGA在進(jìn)行數(shù)字調(diào)制時(shí)產(chǎn)生的是連續(xù)量化的正弦波形，兩個(gè)頻率之間不存在相位的突變，不會(huì)存在大量的高頻雜波，因此，后期的信號(hào)處理電路使用放大電路與簡單的丌型濾波器對(duì)信號(hào)進(jìn)行處理即可得到比較理想的2FSK信號(hào)。
D／A轉(zhuǎn)換電路如圖4所示。

此電路采用AD7524作為D／A轉(zhuǎn)換器，AD7524屬于T型電阻網(wǎng)絡(luò)型DAC，電流輸出，8位數(shù)字輸入，輸出建立時(shí)間O．2 μs／0．15μs，其數(shù)字輸入端可采用5 V／15 V兩種輸入，本電路采用兼容TTL電平的5 V輸入。電路中將其輸入控制端CS、WR同時(shí)接地，當(dāng)有來自FPGA的數(shù)據(jù)AD1O1～7輸入時(shí)無需鎖存，直接進(jìn)行轉(zhuǎn)換，因此要求FPGA的輸出要具有鎖存功能，此接法可減少輸出控制線，減少時(shí)序干擾。R1AD1和R1AD2為D／A輸出波形調(diào)整電阻，主要用于調(diào)整波形位置，不致產(chǎn)生失真。D／A輸出采用雙極性接法，通過兩路LM324通用放大器進(jìn)行電壓放大，輸出2FSK信號(hào)。圖5(a)為經(jīng)過D／A轉(zhuǎn)換后輸出的波形在示波器上的截圖，由圖中可以看到，數(shù)字調(diào)制并經(jīng)D／A轉(zhuǎn)換后，波形是一種階梯狀正弦波，且波形連續(xù)，頻率變換交界處無相位突變。該信號(hào)經(jīng)過雙極性放大器放大并通過丌型濾波器后變成如圖5(b)所示的連續(xù)正弦波。