SOC的高速數(shù)據(jù)流加密傳輸?shù)姆椒▽崿F(xiàn)
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處理一個數(shù)據(jù)包時將整個過程分解為3個部分：接收、加/解密、發(fā)送。CPU在每完成一步時僅對這3個模塊進行控制，不做數(shù)據(jù)處理。當(dāng)大批數(shù)據(jù)需要處理時，每個時間周期內(nèi)可同時完成3個數(shù)據(jù)包中的其中一個步驟，如圖2所示，即平均一個時間周期處理一個數(shù)據(jù)包，該時間周期即為Pipe line周期。但在一個周期內(nèi)必須保證3個步驟全部執(zhí)行完畢，CPU才可以對這3個模塊進行控制。
由圖2可見，Pipe line數(shù)據(jù)處理周期為：
Tperiod = (Max(Ttx,Trx,Tsec)+Tsys)
在此過程中，如果3個階段的處理時間相近，處理周期明顯減少為原來的1/3左右，一個周期處理一個數(shù)據(jù)包，速度提高2倍。CPU僅承擔(dān)控制的任務(wù)，并不負責(zé)數(shù)據(jù)的搬運，程序量非常少，這樣便大大減少了CPU執(zhí)行程序所占用的時間。
3．?dāng)?shù)據(jù)存儲域的切換
如何保證一個處理周期內(nèi)可同時對3個數(shù)據(jù)包分別處理呢？本文采用了數(shù)據(jù)存儲域切換的方法。如圖3所示，每個功能模塊分別對應(yīng)一個RAM模塊，在第n個周期，接收明/密文并存放在RAM1內(nèi)；在第n+1個周期，將RAM1切換對應(yīng)到加/解密模塊，將RAM1中的數(shù)據(jù)包加/解密；在第n+2個周期，將RAM1切換對應(yīng)到發(fā)送模塊，并將RAM1中的密/明文發(fā)送出去，完成同一個數(shù)據(jù)包的處理過程。
為實現(xiàn)Pipe Line的流水線工作方式，在同一個周期內(nèi)，同時處理3個數(shù)據(jù)包。在第n個周期接收數(shù)據(jù)到RAM1，加/解密RAM2中的數(shù)據(jù),并同時將RAM3中的數(shù)據(jù)發(fā)送出去；在第n+1個周期中，RAM1切換到加/解密模塊，RAM2切換到發(fā)送模塊，而RAM3切換到接收模塊，這3個功能模塊再分別對相應(yīng)的數(shù)據(jù)進行處理，以保證平均一個處理周期處理一個數(shù)據(jù)包，實現(xiàn)pipeline的流水線工作方式。
該實現(xiàn)方法借鑒了CPU執(zhí)行指令時流水線作業(yè)的方式，并使用2個高速的通訊接口，從而保證數(shù)據(jù)流上的每一時刻每一個模塊都在工作。這種方法可以最大限度地利用所有模塊資源，大大提高數(shù)據(jù)流加密的速度，使實時加密通訊和高速加密存儲成為可能。
技術(shù)亮點
高速數(shù)據(jù)流加密的實現(xiàn)方法有下面幾個技術(shù)亮點，可滿足實時、高速、安全的需求。
(1)加/解密和數(shù)據(jù)傳輸完全由芯片實現(xiàn)，依靠的代碼量非常少，硬件實現(xiàn)比軟件實現(xiàn)的速度要快十幾倍甚至幾十倍。
(2)在SOC內(nèi)部采用Pipe line的流水線架構(gòu)，使得在同一個周期內(nèi)并行執(zhí)行3個模塊，同時完成3個任務(wù)，大大縮短了一個數(shù)據(jù)包的平均處理時間。
(3)改變了CPU傳統(tǒng)的管理方式，其僅作為加密模塊和通訊接口的控制端，而不在數(shù)據(jù)搬運的通路上，避免因CPU執(zhí)行冗長的代碼時占用過多的時間。
(4)2個高速的通訊接口使接收和發(fā)送分開，同一時間可以接收一個數(shù)據(jù)包并發(fā)送另外一個數(shù)據(jù)包。
(5)內(nèi)部集成高速的高安全度的加密算法，使數(shù)據(jù)以密文的形式在通路上出現(xiàn)，保證數(shù)據(jù)的安全。
通過實際檢測并將該方法與傳統(tǒng)加密方法進行對比測試，可明顯看出采用此方法實現(xiàn)的數(shù)據(jù)流加密，其速度比傳統(tǒng)的方法提高了50倍甚至更高，有效解決了在通訊、移動存儲中加入安全度高的加密算法后速度明顯降低的問題，為實現(xiàn)高速數(shù)據(jù)流加密、高安全性的加密存儲設(shè)備以及安全通訊設(shè)備提供了可靠的硬件和技術(shù)保障。本文引用地址：http://www.biyoush.com/article/151946.htm
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