其流程簡述如下：1)根據(jù)硬件架構(gòu)思想和模塊化設(shè)計策略將用HDL語言描述的NoC連接到FPGA硬件平臺；2)初始化配置FPGA硬件平臺，在PC機上編寫NoC測試軟件，并通過Jtag線下載到MPU上運行，配置TG產(chǎn)生指定流量，并注入到NoC中；3)當FPGA平臺運行時，即當數(shù)據(jù)在NoC各個交換節(jié)點之間傳送或停止傳送時，用戶可以隨時改變配置以產(chǎn)生不同的流量，來測試NoC在不同流量下的性能，并隨時監(jiān)聽測試平臺的運行情況；4)將TR收集到的數(shù)據(jù)在NiosⅡIDE的控制臺顯示，并保存數(shù)據(jù)。然后對收集到的數(shù)據(jù)進行統(tǒng)計處理，并以圖形的方式直觀顯示待測NoC的性能。

3 NoC性能統(tǒng)計處理
在驗證平臺中，采用PC機對NoC中運行之后相關(guān)的數(shù)據(jù)進行處理，并借助于第三方工具將處理結(jié)果以圖形方式顯示，以直觀表示NoC的性能。該平臺對于課題組設(shè)計的Mesh結(jié)構(gòu)的NoC進行了功能驗證和性能評估。
主要處理包括平均網(wǎng)絡(luò)吞吐量和最近收到的80個數(shù)據(jù)包從發(fā)送端到接收端的網(wǎng)絡(luò)平均延時以及誤碼統(tǒng)計，下面簡單介紹性能評估的方法：
1)網(wǎng)絡(luò)平均吞吐量 對于TR收集到的收包個數(shù)通過PC讀取之后，繪制性能曲線圖。以歸一化仿真時間為基準，以相同時間段中收集的數(shù)據(jù)包數(shù)目作為網(wǎng)絡(luò)總吞吐量。

式中，總運行時間xlO％表示取歸一化時延的l／l0。
圖4給出了在不同流量模型下，每包4個數(shù)據(jù)片時，所設(shè)計NoC的網(wǎng)絡(luò)平均吞吐量。

2)平均網(wǎng)絡(luò)延遲 對于TR收集到的最近80個數(shù)據(jù)包從發(fā)送端到接收端的延遲信息，以歸一化仿真時間為基準，計算平均網(wǎng)絡(luò)延遲：

式中，P是發(fā)包總數(shù)，每個包的延遲為Li，那么Latency就是一段時間內(nèi)的平均網(wǎng)絡(luò)延遲。
圖5給出了在不同流量模型下，在相同仿真時間段中接收到的數(shù)據(jù)包的平均網(wǎng)絡(luò)延遲。圖6給出了在相同的流量模型-均勻地址，自相似流量模型下，在相同仿真時間段中，對于每包分片不同時的平均網(wǎng)絡(luò)延遲。

3)誤碼統(tǒng)計 表l給出了誤碼個數(shù)統(tǒng)計表，這里所設(shè)計的NoC是有保障服務(wù)，因此，在NoC運行過程中并不產(chǎn)生誤碼。驗證結(jié)果與實際設(shè)計相一致。

4 結(jié)束語
本文提出了一種基于FPGA的NoC驗證平臺。詳細討論了該驗證平臺中FPGA硬件平臺和NoC軟件的基本功能，并闡述了TG／R，MPU，MPI以及NoC軟件的可重用性等特點。通過一個實例仿真驗證的結(jié)果說明了該驗證平臺的基本功能和優(yōu)越性。目前正在開發(fā)不同參數(shù)化的流量模型，以便將該平臺用于對各種不同NoC的驗證。