輸入/輸出接口電路包括16個(gè)32bit輸入寄存器、16個(gè)32bit輸出寄存器、4個(gè)數(shù)據(jù) 長度計(jì)數(shù)器、1個(gè)32bit命令寄存器等，完成指令、運(yùn)算數(shù)據(jù)從32bit數(shù)據(jù)總線裝載到指令存 儲(chǔ)器和輸人寄存器以及運(yùn)算結(jié)果從內(nèi)部通用寄存器寫入輸出寄存器等操作。

　　3 指令系統(tǒng)設(shè)計(jì)

　　指令系統(tǒng)是算法要素和密碼處理器體系結(jié)構(gòu)特性的集中體現(xiàn)，指令系統(tǒng)的設(shè)計(jì)必須支 持硬件的并行執(zhí)行，即開發(fā)指令級并行性(ILP)，指令級并行性的開發(fā)程度對發(fā)揮密碼微處理器的硬件特性，提高程序運(yùn)行性能至為關(guān)鍵。ILP技術(shù)實(shí)際上是指一套完整的處理器設(shè)計(jì)和編譯技術(shù)，這些技術(shù)通過并行地執(zhí)行獨(dú)立的機(jī)器操作(如存儲(chǔ)器讀寫、邏輯運(yùn)算、算術(shù)運(yùn)算等)來加速程序的執(zhí)行。ILP的大小可以采用每周期平均執(zhí)行的指令數(shù)(IPC)朱衡量，或者采用整個(gè)程序的每條指令平均執(zhí)行的周期數(shù)CPI(CPT=l/IPC)來衡量。在可編程密碼處理器體系結(jié)構(gòu)中采用了顯式并行指令計(jì)算結(jié)構(gòu)，指令級并行數(shù)達(dá)到5。

　　3.1 指令分類

　　可編程密碼處理器體系結(jié)構(gòu)中的指令分為以下幾類：

　　(1)靜態(tài)配置指令。它是在密鑰生成及加/解密過程中保持不變或者改變次數(shù)很少的控制信息配置指令，算法確定后，其S盒查找表信息、有限域乘數(shù)矩陣和不可約多項(xiàng)式、若干個(gè)置換的控制信息等就確定了，它們不會(huì)因?yàn)椴僮髂Ｊ讲煌淖?。在?解密過程中采用將配置指令分離出來的方法，可以大大減少執(zhí)行密碼運(yùn)算時(shí)指令的冗余編碼，從而縮短了指令字的長度，增加了運(yùn)算指令字中包含有效操作的個(gè)數(shù)，有效地提高了加/解密速度并減少了密碼程序的代碼量。

　　(2)短指令。它執(zhí)行除置換與128bit移位運(yùn)算外的各種密碼運(yùn)算和內(nèi)部寄存器問的數(shù)據(jù)傳輸操作。

　　(3)長指令。它執(zhí)行置換與128bit移位運(yùn)算。

　　(4)超長指令。它執(zhí)行立即數(shù)操作和多分支判斷操作。

　　(5)控制指令。它執(zhí)行程序跳轉(zhuǎn)、子程序調(diào)用及返回、單分支判斷等控制操作。

　　3.2 指令形態(tài)

　　在硬件上，多個(gè)功能單元的設(shè)置為多條指令的并行執(zhí)行提供了支持，而哪些指令可以并行執(zhí)行，哪些指令不能并行執(zhí)行以及如何將多條指令組裝成一條指令的原則，即稱為指令的拼裝規(guī)則。在此設(shè)計(jì)中有以下幾種指令形態(tài)：

　　(1) 靜態(tài)配置指令。

　　(2) 超長指令。

　　(3) 短指令Ⅱ短指令Ⅱ短指令Ⅱ短指令ll控制指令。

　　(4) 長指令Ⅱ控制指令。

　　其中短指令長度為37bit，控制指令長度為32bit，長指令長度為148bit。無論上述哪種形態(tài)，最終的指令字長度都為192bit(包括指令拼裝標(biāo)識)，如四個(gè)短指令可以與控制指令拼裝成一條指令，長指令也可以與控制指令拼裝成一條指令，但靜態(tài)配置指令與超長指令不能與其他指令拼裝，自身組成一個(gè)192bit的指令字。

　　4 性能分析

　　由于可編程密碼處理器體系結(jié)構(gòu)支持5條指令綁定并行執(zhí)行，因此其數(shù)據(jù)路徑定義為5CS(5Combining-Strands)，假設(shè)不采用綁定的數(shù)據(jù)路徑定義為NCS(No-Combining-Strands)，將這兩種情況與Alpha處理器、Cryp-toManiac密碼處理器[9]路程進(jìn)行比較，四種數(shù)據(jù)路徑下加/解密所需時(shí)鐘數(shù)如表4所示。分析比較表明可編程密碼處理器執(zhí)行時(shí)鐘大量減少，尤其與通用處理器Al-pha相比，加/解時(shí)鐘數(shù)DES算法減少83%，IDEA算法減少92%，Rijndael算法減少9l%，RC6算法減少69%，Twofish算法減少78%。

　　為了驗(yàn)證可編程密碼處理器體系結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)通路和控制通路的正確性，使用Altera StraTIxlIEP2S180F1508C4器件作為FPCA目標(biāo)芯片，使用AlteraQuartusII 5.0工具進(jìn)行綜合，在綜合前和綜合后使用Mentor公司的ModelSim 5.8c分別進(jìn)行功能仿真和時(shí)序仿真，結(jié)果均正確。其具體資源占用情況如表5所示。

　　密碼處理的靈活性和高效性一直是密碼算法使用中的制約因素，采用通用微處理器雖然能獲得較好的靈活性，但卻使一些算法的性能達(dá)不到要求;采用專用算法芯片，在獲得很高性能的同時(shí)喪失了靈活性。本文針對這一矛盾以EPIC結(jié)構(gòu)微處理器構(gòu)架為出發(fā)點(diǎn)，系統(tǒng)地研究了通用的并行分組密碼處理器模型、各種密碼運(yùn)算單元、指令集等關(guān)鍵技術(shù)，并最終得以實(shí)現(xiàn)，達(dá)到了實(shí)現(xiàn)性能與靈活性之間的良好折衷。