每個(gè)I/O針腳都支持24個(gè)通用I/O標(biāo)準(zhǔn)中的任意一個(gè)，所以Spanan-3 FPGA可以最低的成本提供最靈活的連接，即可編程I/O技術(shù)；支持PCI、HSTL、SSSL、超傳送(HyperTransport)、LVDS、RSDS、LVPECL、LVPEL、LVCMOS及更多。

2.14邏輯資源

豐富的邏輯單元，寄存器具有移位能力；18X18乘法器；JTAG邏輯與IEEEll49.1/1532說(shuō)明兼容。

2.15 可以被Xilinx ISE(系統(tǒng)內(nèi)仿真器)開發(fā)系統(tǒng)支持。即綜合、映射、替代和尋址。

Spartan-3設(shè)備以最低成本提供高密度的FPGA，這使得它們非常適合于數(shù)量大、注重成本、以DSP為核心的應(yīng)用程序。

即嵌入式18×18乘法器(最多104個(gè))、每秒最多3300億次乘法和累加運(yùn)算(MAC/s)、優(yōu)秀的高速DSP功能的并行實(shí)現(xiàn)能力、靈活的串聯(lián)架構(gòu)，可實(shí)現(xiàn)成本/功能需求的最佳組合，見圖所示最大的成本/性能靈活性。預(yù)驗(yàn)證的DSP算法和核心，即濾波器、檢波、變換、算法、FEC、相關(guān)器。

2.2 Spartan-3獨(dú)特的器件結(jié)構(gòu)

Spartan-3系列的結(jié)構(gòu)可由5個(gè)基本的可編程功能模塊組成，分別是可配置邏輯模塊(CLB)，輸入/輸出模塊(IOB)、BlockRAM、乘法器模塊和數(shù)字時(shí)鐘管理器(DCM)。這些 小模塊的組成如圖2所示。一系列IOB模塊沿芯片的邊沿分布，圍繞著一組按規(guī)則排列的CLB模塊。如XC3S50型只有一個(gè)按列排列的BlockRAM嵌在陣列中，XC3S200型到XC3S2000小型有兩個(gè)按列排列的BlockRAM，而XC3S4000和XC3S5000有4個(gè)BlockRAM。每個(gè)列狀BLockRAM是由幾個(gè)18kbRAM模塊組成，每個(gè)模塊與專用乘法器有受.。DCM放在BLockRAM的外端。

由上所見， FPGA解決方案的可編程特性降低了新系統(tǒng)設(shè)計(jì)的內(nèi)在開發(fā)風(fēng)險(xiǎn)。由于擁有諸如多個(gè)I/O槽、片上數(shù)字時(shí)鐘管理器、以及大量的Block存儲(chǔ)器和分布式存儲(chǔ)器等其它功能，Spartan-3也可以高效實(shí)現(xiàn)許多控制/膠合邏輯功能，有效減小了系統(tǒng)的尺寸、復(fù)雜度和成本。

2.3 Spartan-3 FPGA來(lái)實(shí)現(xiàn)的DSP嵌入系統(tǒng)

Spartan-3設(shè)備以最低成本提供高密度的FPGA，這使得它們非常適合于數(shù)量大、注重成本、以DSP為核心的應(yīng)用程序。

其嵌入式18×18乘法器(最多104個(gè))、每秒最多3300億次乘法和累加運(yùn)算(MAC/s)、優(yōu)秀的高速DSP功能的并行實(shí)現(xiàn)能力、靈活的串聯(lián)架構(gòu)，可實(shí)現(xiàn)成本/功能需求的最佳組合，見圖3(a)所示最大的DSP成本/性能靈活性。

預(yù)驗(yàn)證的DSP算法和核心，即濾波器、檢波、變換、算法、FEC、相關(guān)器。而Spartan-3 FPGA 在高性能DSP應(yīng)用中，有各種不同F(xiàn)IR濾波器技術(shù)的適用情況，而FIR濾波器的算法為：

公式中n個(gè)系數(shù)與n個(gè)相應(yīng)的數(shù)據(jù)采樣相乘，再對(duì)內(nèi)積求和產(chǎn)生單個(gè)結(jié)果。系數(shù)數(shù)值將確定濾波器的低通/高通/帶通特性，可以利用不同的架構(gòu)和不同的方法來(lái)實(shí)現(xiàn)濾波器的功能。

由此可以說(shuō)，因?yàn)镕PGA是極高并行度的信號(hào)處理引擎，能夠滿足算法復(fù)雜度不斷增加的應(yīng)用要求，通過(guò)并行方式提供極高性能的信號(hào)處理能力。Xilinx的XtremeDSP模塊，如圖3(b)所示，使得Sparten3系列FPGA可以為高性能的數(shù)字信號(hào)處理提供理想的解決方案，達(dá)到傳統(tǒng)上由ASIC或ASSP完成的高性能信號(hào)處理能力?？梢葬槍?duì)數(shù)字通信和視頻圖象處理等應(yīng)用開發(fā)高性能的DSP引擎，也可在可編程DSP系統(tǒng)中作為預(yù)處理器或協(xié)處理器等。

由于嵌入式18×18乘法器(最多104個(gè))適應(yīng)DSP應(yīng)用中的眾多的功能。提高了操作數(shù)輸入、中間積和累加器輸出的可編程流水線操作。

在復(fù)雜算法的數(shù)字處理系統(tǒng)中，系統(tǒng)要求的不斷提高和集成規(guī)模的不斷擴(kuò)大，使得系統(tǒng)結(jié)構(gòu)在設(shè)計(jì)的開始階段是不明確的，不可能直接用RTL(寄存器轉(zhuǎn)移級(jí))設(shè)計(jì)方法進(jìn)行描述，所以將系統(tǒng)集成到數(shù)字芯片中。

采用數(shù)字技術(shù)對(duì)復(fù)雜算法進(jìn)行硬件實(shí)現(xiàn)時(shí)，首先遇到的問題是在結(jié)構(gòu)上并沒有預(yù)先的規(guī)定，因此需要首先對(duì)算法建模和仿真進(jìn)行優(yōu)化。與基于RTL針對(duì)結(jié)構(gòu)清晰的設(shè)計(jì)方法不同，算法設(shè)計(jì)把焦點(diǎn)從針對(duì)結(jié)構(gòu)的細(xì)節(jié)轉(zhuǎn)移到對(duì)設(shè)計(jì)的整體要求和行為，在最高的算法層次上考慮如何進(jìn)行設(shè)計(jì)，對(duì)系統(tǒng)的行為描述定義了設(shè)計(jì)要執(zhí)行的算法，不涉及或很少涉及實(shí)現(xiàn)細(xì)節(jié)，因此行為描述比RTL描述要簡(jiǎn)潔的多。

圖3(c)為易用的DSP設(shè)計(jì)流程所示， 糸統(tǒng)產(chǎn)生器的DSP設(shè)計(jì)環(huán)境，包含了系統(tǒng)數(shù)學(xué)建模、算法優(yōu)化和改進(jìn)、設(shè)計(jì)校驗(yàn)和診斷及HDL產(chǎn)生和仿真等。而綜合DSP設(shè)計(jì)服務(wù)包括DSP設(shè)計(jì)等級(jí)、現(xiàn)埸工程服務(wù)。