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            EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于FPGA的雷達(dá)數(shù)字脈沖壓縮技術(shù)

            基于FPGA的雷達(dá)數(shù)字脈沖壓縮技術(shù)

            作者: 時(shí)間:2010-12-11 來(lái)源:網(wǎng)絡(luò) 收藏

            FFT的每一級(jí)運(yùn)算結(jié)束后,兩塊RAM功能互換,寫使能變反,運(yùn)算結(jié)束。RAM的每次輸出數(shù)據(jù)需經(jīng)過(guò)數(shù)據(jù)選擇模塊(datamux),該模塊由地址產(chǎn)生模塊輸出的當(dāng)前級(jí)數(shù)信號(hào)Stage控制。本系統(tǒng)采用三種FFT模式:1024點(diǎn)、512點(diǎn)和256點(diǎn),均采用同一旋轉(zhuǎn)因子ROM。根據(jù)FFT點(diǎn)數(shù)的不同,ROM的讀地址expaddr做相應(yīng)的調(diào)整,這樣的設(shè)計(jì)也在很大程度上節(jié)省了芯片內(nèi)的塊RAM資源。
              
            3 系統(tǒng)性能
              
            針對(duì)本信號(hào)處理機(jī)對(duì)實(shí)時(shí)性和高精度的要求,我們?cè)O(shè)計(jì)研制出具有自主知識(shí)產(chǎn)權(quán)的高性能處理系統(tǒng),該處理系統(tǒng)具有以下特點(diǎn):
              
            A 處理系統(tǒng)內(nèi)部采用24位自定制浮點(diǎn)數(shù)據(jù)格式,能夠兼顧處理系統(tǒng)的資源占用和處理精度。數(shù)據(jù)輸入為定點(diǎn)數(shù)據(jù)格式,輸出為標(biāo)準(zhǔn)32位浮點(diǎn)數(shù)據(jù)格式。
              
            B 處理系統(tǒng)工作時(shí),需要依次完成FFT運(yùn)算、復(fù)數(shù)乘法運(yùn)算和IFFT運(yùn)算。在進(jìn)行FFT和IFFT運(yùn)算時(shí),蝶形運(yùn)算/乘法運(yùn)算單元完成蝶形運(yùn)算操作;在進(jìn)行復(fù)數(shù)乘法運(yùn)算時(shí),該單元完成乘法操作。這兩種操作在實(shí)際工程中分時(shí)實(shí)現(xiàn),并且共享浮點(diǎn)數(shù)規(guī)格化處理硬件電路。
              
            C 處理系統(tǒng)中進(jìn)行FFT/IFFT運(yùn)算的長(zhǎng)度N(N=2048、1024或512)由信號(hào)處理機(jī)的控制信號(hào)決定。
              
            D 內(nèi)置三組數(shù)據(jù)存儲(chǔ)器(輸入數(shù)據(jù)RAM、同址運(yùn)算RAM、輸出數(shù)據(jù)RAM),保證處理系統(tǒng)能全速運(yùn)行,提高該處理系統(tǒng)的處理能力。
              
            E 旋轉(zhuǎn)因子(N=1024時(shí)的FFT運(yùn)算旋轉(zhuǎn)因子)以上電初值的形式存儲(chǔ)在片內(nèi)存儲(chǔ)器中。當(dāng)N=512、256時(shí),其旋轉(zhuǎn)因子從N=1024的旋轉(zhuǎn)因子中抽取得到。N點(diǎn)IFFT的旋轉(zhuǎn)因子由N點(diǎn)FFT的旋轉(zhuǎn)因子取共扼得到。實(shí)驗(yàn)結(jié)果
              
            信號(hào)處理機(jī)存在三組時(shí)間—帶寬指標(biāo),分別對(duì)其進(jìn)行理論仿真和實(shí)際輸出結(jié)果對(duì)照,其結(jié)果如圖4、圖5和圖6所示。

            本文引用地址:http://www.biyoush.com/article/151248.htm

              圖4 1024點(diǎn)狀態(tài)計(jì)算結(jié)果與MATLAB計(jì)算結(jié)果對(duì)比圖


              圖5 512點(diǎn)狀態(tài)計(jì)算結(jié)果與MATLAB計(jì)算結(jié)果對(duì)比圖


              圖6 256點(diǎn)脈沖壓縮狀態(tài)FPGA計(jì)算結(jié)果與MATLAB計(jì)算結(jié)果對(duì)比圖

              
            圖4至圖6分別對(duì)應(yīng)時(shí)寬為60μs、20μs、6μs,帶寬均為5M的線性調(diào)頻信號(hào)。其中,左圖對(duì)應(yīng)MATLAB的計(jì)算結(jié)果,右圖為FPGA芯片的輸出結(jié)果??梢钥吹?,F(xiàn)PGA芯片的輸出結(jié)果和MATLAB仿真結(jié)果吻合。經(jīng)測(cè)試驗(yàn)證結(jié)果良好,最大誤差不超過(guò)-76db,在內(nèi)部時(shí)鐘頻率80MHz條件下,完成1024點(diǎn)FFT 運(yùn)行時(shí)間為146μs ,滿足了雷達(dá)系統(tǒng)實(shí)時(shí)處理要求,達(dá)到了滿意的效果。


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