4 RTL模擬仿真和覆蓋率及代碼風格檢查

4. 1 RTL仿真

在功能時序文檔和制定RTL 模擬仿真計劃時，RTL編寫和模擬仿真在每個子模塊， 宏模塊， 系統(tǒng)級設計功能行為描述和驗證計劃完成后才開始， 每個子模塊RTL編碼完成后放入用行為級描述的模型進行仿真， 再用EDA 工具提供的代碼檢查工具作RTL代碼檢查， 再仿真直到達到代碼覆蓋率， 然后層層向上做宏模塊和系統(tǒng)級的RTL 代碼檢查和基于代碼覆蓋率的仿真。驗證的主要排錯和測試在這個階段進行， 包括檢查是否與8051標準完全兼容的驗證， 高風險區(qū)的驗證和運行操作系統(tǒng)及應用程序。

這里面使用了兩個標準， 即由EDA工具給出的測試激勵對已設計邏輯的代碼覆蓋率和自己定義的臨界功能覆蓋率。

在模擬仿真中， 對臨界指令組合采用手工匯編語言編寫激勵。在兼容性測試中， 包括指令集測試，位尋址空間遍歷，上電測值測試， 寄存器文件讀寫遍歷， LS變量RAM 遍歷， 代碼空間分頁切換，中斷控制， 8051標準外設， 定計， IO， 擴展外設驗證， SOC 總線讀寫， PWM 脈寬調制， 在線程序燒入， 基礎應用:

軟件I2C讀寫， 從外部讀取64KB 數據和系統(tǒng)測試，基于操作系統(tǒng)的遙控按鍵解碼和對片上其它器件的參數讀取。在此期間使用閃存的仿真模型，對于指令集測試， 在現有商用軟件開發(fā)環(huán)境下創(chuàng)建測試激勵， 對全部111條指令， 按 標準8051手冊上對每條指令的執(zhí)行結果值， 按分支目標， 分支方向， 對標識位的影響這幾個方面進行測試。先在基準平臺上進行單步運行，記下每條指令的每種狀態(tài)值， 再將這些值作為正確依據， 執(zhí)行完一項比較一項結果， 如相同就繼續(xù)向前， 同時一條IO 輸出一個方波，如不同則進入本條指令結果， 標記， 分支的死循環(huán)， 通過查這個死循環(huán)地址便可快速定位是錯在哪條指令的什么地方， 同時另一IO輸出另一種方波。此程序先在基準平臺運行通過，不進死循環(huán)， 再把它轉成數據文件導入仿真模型。寄存器文件讀寫也是依據8051手冊， 區(qū)分不同尋址方式對應的寄存器文件。在測試結果中，最重要的一個觀測點是指令提交地址寄存器， 它記錄了真正的處理器運行走向， 只要它未出現異常， 這個測試項就認為無嚴重錯誤。RTL模擬在TURBO51中分為測試激勵生成， 結果檢測和覆蓋率分析三個部分。TURBO51采用了手工編寫臨界條件和基礎測試程序，通過后再運行實際應用程序和操作系統(tǒng)。此階段完成的標準是對代碼和功能覆蓋率的檢查。在模塊級RTL的編寫過程中一邊對代碼風格和仿真測試覆蓋率進行檢查，同時進行綜合以測試關鍵路徑對設計時序的滿足。作為輔助驗證， 自動指令生成指令庫， 指令生成控制器生成的測試激勵同時也在一個行為級8051指令集模擬器仿真模型中一起運行， 逐條進行結果比較， 當發(fā)現結果不一致時對指令進行記錄，當發(fā)現分支不一致時仿真停止或仿真量到達一定規(guī)模時也停止仿真， 供查看代碼覆蓋率用。

4. 2 覆蓋率和代碼風格檢查

基于模擬仿真的驗證的困難是無論采用的測試激勵是來自真實應用還是指令自動生成， 都無法證明整個處理器不出錯。因此TURBO51仿真驗證的完成標準是在錯誤收斂了的情況下增加更多的測試向量， 使EDA 工具提供的設計邏輯覆蓋率達到塊級100%和表達式級93% ， 功能覆蓋率達到100% 。

功能覆蓋率的測試是設計規(guī)格書中定義的全部行為和驗證計劃的全部臨界點。在進行覆蓋率檢查的過程中，可以得出目前的總覆蓋率和對一個模塊中某個狀態(tài)未被測試向量覆蓋的邏緝和輸入值， 它指明了漏洞存在， 指導手工編寫直接針對未覆蓋邏緝的測試。另外代碼覆蓋在TURBO51的設計中也被用于排除冗余或重復的邏輯， 節(jié)省不必要的關鍵路徑開銷和邏輯資源。代碼檢查: 代碼檢查使用EDA 工具所提供的功能。使代碼在綜合中不會產生異常， 使模擬仿真的結果與FPGA 不一致。在這里用形式驗證工具對修改后和修改前的代碼進行等價性比較。表1是各大模塊的RTL 仿真代碼覆蓋率， 表2是主要模塊在不同測試激勵下的代碼塊覆蓋率和表達式覆蓋率。均由Cadence Incisive 給出。

表1 主要模塊代碼測式覆概率。

表2 主要模塊在不同的測試激勵下的覆蓋率

5 物理原型驗證

物理原型驗證是AS IC 設計中通常采用的另一種重要的驗證手段。它是將RTL 描述通過針對FPGA目標器件的綜合及優(yōu)化， 布局布線及優(yōu)化并同時進行了靜態(tài)時序分析后形成ASIC 設計的另一種物理實現形式。它能比RTL 模擬仿真更接近真實的AS IC， 能在系統(tǒng)板上在功能上完全取代ASIC 進行工作， 但最高速度一般比ASIC 慢一半以上。在這些都完成并通過了設計描述文檔和驗證文檔的審核后進行FPGA 硬件加速仿真，完全在系統(tǒng)應用環(huán)境下檢驗兼容性及正確性并做出初步性能*測。相對于仿真而言， 它能在提高系統(tǒng)運行速度上提高幾個數量級。