通過監(jiān)測系統中的垂直同步信號VSYNC的變化，即可得知新的一幀圖像是否開始，一幀圖像開始后，僅當HREF為高且PCLK輸出下降沿時，才能輸出一個有效的像素值。VSYNC的上升沿表示一幀新的圖像的到來，下降沿則表示一幀圖像數據采集開始(CMOS圖像傳感器是按列采集圖像的)。HREF是水平同步信號，其上升沿表示一列圖像數據的開始。PCLK是輸出數據同步信號。只有當HREF為高電平時，才能開始有效的采集數據，PCLK下降沿的到來表明數據的產生，PCLK每出現一個下降沿可傳輸一位數據。HREF為高電平期間，共可傳輸352位數據。在一幀圖像中，即VSYNC為低電平期間，HREF將出現288次高電平。而當下一個VSYNC信號的上升沿到來時，即表明分辨率為352×288的圖像采集過程的結束。

　　CPLD控制的實現過程首先是按順序檢測VSYNC和CHSYNC信號是否有效，這時要注意防止毛刺信號的干擾。由于毛刺信號時間很短，設計時可采用設標志位的方法，即當檢測到信號的有效沿后(對于VSYNC是上升沿，而對于CHSYNC是下降沿)，可在等待一定時間后再次檢測信號，看其是否仍然有效，如果有效，則說明信號是正確的。

　　由于系統中的像素數據是按PCLK時鐘輸出的，所以，可用來存儲圖像的SRAM使能信號CE。另外，其讀寫信號也是由CPLD產生的。因此，讀信號RE只要在CPLD寫操作中置“1”即可。由于在數據輸出時，PCLK的上升沿信號比較穩(wěn)定，而RAM可在WR上升沿將數據寫入，因此，可以在HREF有效后(HREF=1)采用PCLK作為寫信號RW。

　　由于圖像像素點的個數已知，即數據個數已知，故在計數完畢后，CPLD將發(fā)出計數完畢信號。而DSP在接收到中止信號后，即可開始讀取RAM中的數據，并對數據進行壓縮和相應的處理，然后把數據放到LCD液晶屏的數據總線，最后將采集到的圖像在液晶屏上顯示出來。圖3為圖像采集系統的軟件流程圖。

結束語

　　本系統采用DSP和CPLD的綜合方案來將圖像的采集和數據的處理分而治之。實驗結果表明，該系統圖像清晰，且能滿足實時顯示的要求，可廣泛應用在網絡視頻和工業(yè)自動監(jiān)測等方面。

上一頁 1 2 下一頁