基于PicoBlaze軟核的TFT液晶顯示控制
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其中，delay_lus_constant=(clock_rate-6)／4，這里clock_rate為50。實現(xiàn)了端口位操作和軟件延時功能，即可按照8080并行讀寫時序編寫發(fā)送命令子程序。其程序代碼如下：
3．2 PicoBlaze與FPGA的邏輯接口
PicoBlaze與FPGA的邏輯接口主要在FPGA邏輯設計中例化PicoBlaze單元，將其與程序ROM相連，并完成輸入、輸出端口的鎖存譯碼。其接口示意圖如圖2所示。本文引用地址：http://www.biyoush.com/article/150935.htm
PicoBlaze的匯編程序經(jīng)匯編工具KCPSM3．exe編譯后，將其程序代碼填充到由BLOCK RAM組成的程序ROM中，在FPGA邏輯設計中，將程序ROM和PicoBlaze模塊KCPSM3的對應引腳相連即可。鎖存譯碼單元在每個有效時鐘沿，在WRITE_STROBE的使能控制下對PORT_ID進行譯碼，并將OUT_PORT上的數(shù)據(jù)鎖存到相應的寄存器中。本設計包含3個端口，分別是數(shù)據(jù)線高8位DATA_H、數(shù)據(jù)線低8位DATA_L和控制線CTRL，其中CTRL的bit0～bit4分別表示RS、RD、RESET、WR和CS。
在FPGA邏輯中完成PieoBlaze的例化和相關(guān)邏輯設計后，即可用Xilinx的集成開發(fā)工具ISE進行綜合、實現(xiàn)和下載驗證。綜合結(jié)果顯示，本設計共占用了102個Slice和1個RAMBl6S單元，僅占XC2VP30-7FF896總Slice數(shù)和BRAM單元的1％。最后，將生成的比特流下載到Xilinx XUP Virtex-II PRO開發(fā)板上進行驗證。結(jié)果表明，能夠正確驅(qū)動TFT液晶顯示單種或多種顏色，達到了預期目標。經(jīng)測算，當系統(tǒng)時鐘為50 MHz時，全屏刷新一次約需55．4 ms，具有較高的實時性。如果將系統(tǒng)時鐘提高到100 MHz，還可以進一步加快刷新速度。
結(jié)語
本文設計的基于PicoBlaze軟核的TFT液晶顯示控制方案，已在XilinxXUP Virtex-II PRO開發(fā)板上進行了驗證，取得了良好的效果。通過本設計方案可以看出，PicoBlaze是一個功能強大、應用靈活的8位嵌入式軟核處理器，可用于實現(xiàn)非關(guān)鍵時序的復雜控制功能，而其他關(guān)鍵時序和數(shù)據(jù)通道功能則需FPGA邏輯來實現(xiàn)，二者有機結(jié)合將使得系統(tǒng)設計更加方便、靈活。
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