A／D轉(zhuǎn)換電路如圖3所示。探測(cè)脈沖及回波信號(hào)需要轉(zhuǎn)換成適合A／D芯片電壓水平的信號(hào)后再進(jìn)行采樣。脈沖在輸入運(yùn)算放大器之前進(jìn)行了鉗位處理，采用兩組倒置的二極管并聯(lián)，避免脈沖過高而擊穿運(yùn)算放大器。

圖3 A／D轉(zhuǎn)換電路

　　3.4 時(shí)鐘信號(hào)的產(chǎn)生

　　檢測(cè)脈沖的產(chǎn)生、ADC08100的采樣，以及異步FIFO的數(shù)據(jù)緩存構(gòu)成了一個(gè)高速A／D數(shù)據(jù)采集系統(tǒng)。這對(duì)于各種信號(hào)的時(shí)間配合要求很高，需要專門的時(shí)鐘單元來配合，以使電路工作在正確的時(shí)序之下。在FPGA中可方便地定制時(shí)鐘模塊來產(chǎn)生A／D采樣時(shí)鐘、異步存儲(chǔ)器的讀寫時(shí)鐘，以及脈沖發(fā)生模塊的計(jì)數(shù)時(shí)鐘。所有的時(shí)鐘都是由一個(gè)高速的時(shí)鐘來實(shí)現(xiàn)同步的，并且整個(gè)系統(tǒng)是在同一個(gè)啟動(dòng)信號(hào)下同步運(yùn)行的，從而保證了采樣的時(shí)序要求。

　　3.5 電源模塊

　　系統(tǒng)中既有模擬電路又有高速數(shù)字電路，使用電源種類復(fù)雜，存在+5 V、+3.3 V、+1.2 V、-5 V等多種電源信號(hào)。在電路板設(shè)計(jì)制作中既要減小高頻數(shù)字信號(hào)對(duì)模擬信號(hào)的電磁干擾，又要避免各種電源之間的干擾，因此需合理規(guī)劃模塊布局及布線走向以提高信號(hào)穩(wěn)定性。

　　4 軟件設(shè)計(jì)

　　軟件設(shè)計(jì)主要包括FPGA的開發(fā)應(yīng)用、應(yīng)用程序設(shè)計(jì)以及液晶顯示器的驅(qū)動(dòng)程序設(shè)計(jì)等。

　　4.1 FPGA開發(fā)應(yīng)用

　　現(xiàn)場(chǎng)可編程邏輯器件FPGA（Field Programming Gate Array）具有高密度、高速度、低功耗、功能強(qiáng)大等特點(diǎn)。在此系統(tǒng)中采用了Altera公司的CycloneII系列器件來實(shí)現(xiàn)高速的數(shù)據(jù)采集、存儲(chǔ)功能，是在QuartuslI 7.1軟件中使用硬件描述語言VHDL來設(shè)計(jì)完成的。高密度可編程邏輯器件的設(shè)計(jì)流程包括：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程4個(gè)步驟，以及相應(yīng)的功能仿真（前仿真）、時(shí)序仿真（后仿真）和器件測(cè)試3個(gè)設(shè)計(jì)驗(yàn)證過程。

　　本設(shè)計(jì)中，主要包括Nios微處理器、脈沖發(fā)生、高速時(shí)鐘以及高速數(shù)據(jù)存儲(chǔ)FIFO等模塊的設(shè)計(jì)。

　　4.2 應(yīng)用程序設(shè)計(jì)

　　應(yīng)用程序控制檢測(cè)任務(wù)的啟動(dòng)和結(jié)束、脈沖發(fā)送接收模式的選擇、A／D采樣數(shù)據(jù)的處理計(jì)算、故障性質(zhì)和位置的判斷以及結(jié)果輸出等。

　　5.結(jié)語

　　本文提出了基于Nios軟核的電纜故障檢測(cè)儀設(shè)計(jì)方案。對(duì)于脈沖反射法檢測(cè)故障的具體實(shí)現(xiàn)，提出了基于現(xiàn)場(chǎng)可編程邏輯器件的高速采樣系統(tǒng)的設(shè)計(jì)思路，并在此基礎(chǔ)上對(duì)系統(tǒng)進(jìn)行了全面的設(shè)計(jì)。仿真和試驗(yàn)結(jié)果表明，該系統(tǒng)能夠?qū)崿F(xiàn)對(duì)電纜的斷路、短路等故障的檢測(cè)，具有在線監(jiān)測(cè)、易于控制的優(yōu)點(diǎn)，以及靈活和良好的擴(kuò)展功能。