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            EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于Matlab/DSP Builder任意波形信號(hào)發(fā)生器的兩種設(shè)計(jì)

            基于Matlab/DSP Builder任意波形信號(hào)發(fā)生器的兩種設(shè)計(jì)

            作者: 時(shí)間:2011-03-30 來(lái)源:網(wǎng)絡(luò) 收藏

            0 引言
            在當(dāng)今的科技信息社會(huì)中,尤其是在電子和信號(hào)測(cè)試系統(tǒng)中,通常需要一些復(fù)雜、特定頻率的信號(hào),通常的難以滿足要求,市場(chǎng)上出售的一些的價(jià)格昂貴,體積較大,不能滿足實(shí)際的需要。
            Altera 是一款系統(tǒng)級(jí)的工具,依賴于Mathworks公司的數(shù)學(xué)分析工具/Simulink,可以在Sireulink中進(jìn)行圖形化和仿真,同時(shí)又可以通過(guò)signalCompiler把/Simulink的模型文件(.mdl)轉(zhuǎn)換成相應(yīng)的硬件描述語(yǔ)言VHDL,本文用兩種方法,即傳統(tǒng)型的直接數(shù)字頻率合成(DDS)的信號(hào)發(fā)生器,在的開(kāi)發(fā)工具下實(shí)現(xiàn)任意信號(hào)發(fā)生器的設(shè)計(jì),不涉及到編程,操作簡(jiǎn)單。

            1 傳統(tǒng)型任意信號(hào)發(fā)生器的設(shè)計(jì)
            1.1 設(shè)計(jì)原理
            傳統(tǒng)型任意信號(hào)發(fā)生器原理比較簡(jiǎn)單,將時(shí)鐘源作為地址發(fā)生器(計(jì)數(shù)器)的輸入時(shí)鐘,通過(guò)改變時(shí)鐘源的頻率,可以實(shí)現(xiàn)調(diào)整地址發(fā)生器(計(jì)數(shù)器)產(chǎn)生地址的變化速率,從而達(dá)到改變輸出與輸出頻率的目的。當(dāng)?shù)刂钒l(fā)生器輸出值等于待生成數(shù)據(jù)存儲(chǔ)器中數(shù)據(jù)的地址時(shí),待生成波形數(shù)據(jù)存儲(chǔ)器將輸出此數(shù)據(jù)到高速D/A轉(zhuǎn)換,將其變?yōu)槟M信號(hào),經(jīng)低通濾波器后輸出所需波形。D/A的輸出頻率fuot與待生成波形數(shù)據(jù)存儲(chǔ)器的波形數(shù)據(jù)點(diǎn)數(shù)N以及時(shí)鐘源的頻率fclk關(guān)系為:

            由式(1)可知,只要改變數(shù)據(jù)波形點(diǎn)數(shù)N就能控制輸出信號(hào)的頻率。
            1.2 系統(tǒng)設(shè)計(jì)
            根據(jù)圖1所示的原理框圖,在 平臺(tái)上,建立傳統(tǒng)型任意信號(hào)發(fā)生器的Simulink模型,如圖2所示。

            本文引用地址:http://www.biyoush.com/article/150910.htm


            在圖2中,Increment Decrement模塊起到一個(gè)地址發(fā)生器的作用,隨著時(shí)鐘的輸入不斷累加輸出,ROM模塊存放待生成信號(hào)的波形數(shù)據(jù),輸入模塊input通過(guò)produt模塊控制信號(hào)的輸出。
            利用Matlab強(qiáng)大的仿真功能,方便、快捷地生成給定頻率、周期、脈寬的任意波形數(shù)據(jù),但生成的數(shù)據(jù)通常是浮點(diǎn)型的,要將其轉(zhuǎn)換為十六進(jìn)制的Hexadecimal(Itel-Form)File(.hex)格式的文件,然后將*.hex文件添加到ROM存儲(chǔ)器中,設(shè)置系統(tǒng)模型的參數(shù),就可以得到任意信號(hào)波形。

            2 DDS的任意信號(hào)發(fā)生器的設(shè)計(jì)
            2.1 設(shè)計(jì)原理

            DDS的任意信號(hào)發(fā)生器結(jié)構(gòu)框圖如圖3所示。由圖3可以看出,相位累加器在系統(tǒng)時(shí)鐘的控制下以頻率控制字長(zhǎng)的步長(zhǎng)進(jìn)行累加,輸出的線性相位序列和相位控制字相加后對(duì)待生成波形數(shù)據(jù)ROM查表尋址,待生成波形數(shù)據(jù)ROM查找表輸出相應(yīng)波形的離散序列,再由DAC將其轉(zhuǎn)換為模擬量,把存入的數(shù)據(jù)重新整合起來(lái)。此過(guò)程實(shí)際完成了相位到幅度的轉(zhuǎn)換。


            設(shè)系統(tǒng)時(shí)鐘為fclk,頻率輸入字為Freword,相位輸入字為Phaseword,N是相位累加器的數(shù)據(jù)位寬(頻率輸入字的數(shù)據(jù)位寬),相位調(diào)制器的位寬為M,則DDS的輸出信號(hào)頻率為:

            輸出信號(hào)的相移為:

            由式(2)和式(3)可知,改變頻率輸入字和相位輸入字就可以分別控制輸出信號(hào)的頻率和相位。


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