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    高速轉(zhuǎn)換器時(shí)鐘分配器件的端接

    作者: 時(shí)間:2011-04-19 來(lái)源:網(wǎng)絡(luò) 收藏

    端接不當(dāng)使回聲的幅度隨著時(shí)間而變化,因此t也會(huì)隨時(shí)間變化。端接的時(shí)間常數(shù)也會(huì)影響回聲脈沖的形狀和寬度?;谝陨显?,反射引起的附加抖動(dòng),從形狀看類(lèi)似增加經(jīng)典抖動(dòng)的高斯特性。為了避免抖動(dòng)和質(zhì)量降低的不利影響,需要使用表1中總結(jié)的恰當(dāng)信號(hào)端接方法。Z0是傳輸線(xiàn)的阻抗;ZOUT 是驅(qū)動(dòng)器的輸出阻抗,ZIN 是接收器的輸入阻抗。僅顯示CMOS和PECL/LVPECL電路。

    表1. 端接

    表1. 端接

    方法
    描述
    優(yōu)勢(shì)
    弱點(diǎn)
    備注
    串行端接
    CMOS
    image004.jpg
    實(shí)際上,因?yàn)樽杩箷?huì)隨頻率動(dòng)態(tài)變化,難以達(dá)到阻抗匹配,所以緩沖器輸出端可以省去電阻(R)。
    低功耗解決方案(沒(méi)有對(duì)地的吸電流)
    很容易計(jì)算R的值 R (Z0ZOUT).
    上升/下降時(shí)間受RC電路的影響,增加抖動(dòng)。
    只對(duì)低頻信號(hào)有效。
    CMOS驅(qū)動(dòng)器
    不適合高頻時(shí)鐘CMOS drivers.信號(hào)。
    適合低頻時(shí)鐘信號(hào)和非常短的走線(xiàn)。
    下拉電阻
    CMOS
    image005.jpg
    非常簡(jiǎn)單(R = Z0)
    高功耗
    不推薦
    LVPECL
    image006.jpg
    簡(jiǎn)單的3電阻解決方案。
    就節(jié)能而言稍好一點(diǎn),相對(duì)于4電阻端接來(lái)說(shuō)節(jié)省一個(gè)電阻。
    推薦。
    端接電阻盡可能靠近PECL接收器放置。
    交流端接
    CMOS
    image007.jpg
    沒(méi)有直流功耗。
    為避免較高功耗,C應(yīng)該很小,但也不能太小而導(dǎo)致吸電流。
    LVPECL
    image008.jpg
    交流耦合允許調(diào)整偏置電壓。避免電路兩端之間的能量流動(dòng)。
    交流耦合只推薦用于平衡信號(hào)(50%占空比的時(shí)鐘信號(hào))。
    交流耦合電容的ESR值和容值應(yīng)該很低。
    電阻橋
    CMOS
    image009.jpg
    功耗實(shí)現(xiàn)合理的權(quán)衡取舍。
    單端時(shí)鐘用兩個(gè)。
    LVPECL
    image010.jpg
    差分輸出邏輯用4個(gè)外部。
    3.3V LVPECL驅(qū)動(dòng)器廣泛應(yīng)用端接。

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