一種新型掃頻儀的設(shè)計
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系統(tǒng)選用25 MHz有源晶振，通過設(shè)置寄存器中的倍頻參數(shù)，使AD9959內(nèi)部的鎖相環(huán)電路倍頻產(chǎn)生500 MHz的系統(tǒng)時鐘，這一設(shè)置在DDS上電復位后完成。參考AD9959的技術(shù)手冊，設(shè)計電路如圖5所示。本文引用地址：http://www.biyoush.com/article/150589.htm
設(shè)計鎖相環(huán)電路，對DDS輸出信號完成32倍頻，頻率步進為10 Hz。后續(xù)混頻電路將該路信號作為本振信號，所以其相位噪聲和雜散指標對最終輸出信號的相位噪聲以及雜散有著直接的影響。考慮鑒相頻率范圍、相位噪聲等指標，設(shè)計選用Analog Devices公司的PLL頻率合成器ADF4107。ADF4107由低噪聲數(shù)字鑒頻鑒相器、精密電荷泵、可編程參考分頻器、可編程A和B計數(shù)器以及雙模預分頻器(P／(P+1))組成。A(6位)、日(13位)計數(shù)器與雙模預分頻器(P／(P+1))配合，可實現(xiàn)N分頻器(N=BP+A)。此外，14位參考分頻器(R分頻器)允許PFD輸入端的REFIN頻率為可選值。如果頻率合成器與外部環(huán)路濾波器和電壓控制振蕩器(VCO)一起使用，則可以實現(xiàn)完整的鎖相環(huán)。ADF4107最高鑒相頻率為104MH z，相噪基為-219 dBc／Hz，采用ADIsimPLL軟件可以方便的仿真并設(shè)計出外部鎖相環(huán)路濾波器。
4 結(jié)束語
該掃頻儀系統(tǒng)采用DSP+FPGA結(jié)構(gòu)的設(shè)計方案。信號源是設(shè)計中的一個重要環(huán)節(jié)，決定了整個系統(tǒng)的指標和設(shè)計復雜度。本文在介紹PLL和DDS原理的基礎(chǔ)上選用DDS激勵PLL完成射頻掃頻信號源的設(shè)計，充分利用了DDS輸出頻率的靈活性和高分辨率，以及PLL電路的高輸出頻率，實現(xiàn)了優(yōu)勢互補。
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