(2)根據(jù)IEEE-754標準的浮點乘法的基本原理，對于兩個浮點數(shù)的乘法，可將其分解為7個步驟[7]：符號運算、指數(shù)運算、尾數(shù)移位、尾數(shù)運算、規(guī)格化、指數(shù)調(diào)整、舍入。根據(jù)這7個步驟，對浮點加/減法進行運算的細化， 在細化流程的基礎上，根據(jù)IEEE-754標準的浮點格式的限制及異常處理，劃分浮點數(shù)乘法運算電路的功能模塊。圖6是浮點乘法器的功能模塊設計。

3 綜合與仿真
3.1綜合
綜合是使用指定的元件，通過綜合工具將一個設計從硬件描述(VHDL)轉(zhuǎn)變?yōu)橐粋€電路的過程,是VHDL在數(shù)字設計中不可缺少的一步[8]。而綜合工具可大大縮短數(shù)字系統(tǒng)的設計周期，設計人員只需在高層對系統(tǒng)進行綜合，可大大提高設計效率，縮減系統(tǒng)開發(fā)時間。
依據(jù)在參數(shù)化浮點加法器和浮點乘法器的參數(shù)配置，設定參數(shù)wE=8,wM=23,分別采用RCA和BCLA配置，使用Xilinx ISE 10.1 在VirtexE XCV400E上分別綜合一個單精度浮點加法器，綜合結(jié)果如表2所示。

設定參數(shù)wE=8,wM=23,分別采用默認的方式和Booth配置綜合一個單精度浮點乘法器綜合結(jié)果如表3所示。

3.2 仿真
　 仿真驗證是保證一個項目設計成功的重要方法。IP核的設計過程中，利用可編程邏輯器件進行電路驗證,對保證設計的正確性和投片成功十分重要。
依據(jù)仿真的基本方法，依照自底向上的仿真流程，在ModelSimPE環(huán)境下，對各模塊進行仿真驗證。圖7~圖9給出了仿真驗證的實例。其中，RCA模塊采用wM參數(shù)賦值8 bit，綜合成一個8 bit行波進位加法器，進行獨立的仿真驗證；Booth模塊采用wM參數(shù)賦值8，綜合成一個8×8位乘法器，進行獨立的仿真驗證。

本文對參數(shù)化IP核、浮點運算器設計的相關(guān)技術(shù)以及參數(shù)化在浮點運算器設計中的應用，作了比較深入的研究。給出了參數(shù)化IP核的設計方案和設計流程。依照IEEE-754標準，分析了浮點加/減法、乘法的基本原理，并細化設計了適合參數(shù)化的浮點運算器流程；最后在Xilinx ISE 10.1和Modelsim 6.6a平臺上進行了綜合與仿真。
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