輸入信號(hào)和權(quán)值是8位的復(fù)數(shù)數(shù)據(jù)，通過(guò)控制模塊選擇乘法操作的操作數(shù)，兩個(gè)復(fù)數(shù)信號(hào)相乘的4種組合00，11，01，10可以完成實(shí)部和虛部之間4個(gè)乘法運(yùn)算，四種情況控制模塊輸出的控制信號(hào)分別為ST0，ST1，ST2，ST3。

　　其中，clk_regbt用來(lái)控制乘法器完成乘法，counterbt用來(lái)控制乘數(shù)的位選，clk_reg用來(lái)控制運(yùn)算新數(shù)的進(jìn)入、上次計(jì)算的完畢和結(jié)果的輸出。

　2.2.2 存儲(chǔ)模塊

　　一種存儲(chǔ)模塊，它包括：用于根據(jù)外部指令/地址信號(hào)來(lái)產(chǎn)生內(nèi)部信號(hào)的指令/地址寄存器，且所述的指令/地址寄存器件帶有一個(gè)輸出晶體管;被分成第一和第二兩組的多個(gè)存儲(chǔ)器件;用于連接所述的指令/地址寄存器件和所述的存儲(chǔ)器件的布線;和用于安裝所述的指令/地址寄存器件和所述的存儲(chǔ)器件的基板;所述的布線包括：從所述的指令/地址寄存器件延伸至第一個(gè)分支結(jié)點(diǎn)的第一段布線;從第一個(gè)分支結(jié)點(diǎn)延伸至第二個(gè)分支結(jié)點(diǎn)的第二段布線;從第一個(gè)分支結(jié)點(diǎn)延伸至第三個(gè)分支結(jié)點(diǎn)的第三段布線;從第二個(gè)分支結(jié)點(diǎn)分出延伸至所述的第一組存儲(chǔ)器件的第四段布線;和從第三個(gè)分支結(jié)點(diǎn)分出延伸至第二組存儲(chǔ)器件的第五段布線;和所述的指令/地址寄存器件包括：阻抗調(diào)節(jié)器，用于調(diào)節(jié)從所述的指令/地址寄存器件和第一段布線之間的連接點(diǎn)看去所述的指令/地址寄存器件的輸出阻抗，通過(guò)調(diào)節(jié)該阻抗調(diào)節(jié)器，可使所述的輸出阻抗在內(nèi)部信號(hào)的工作電壓范圍內(nèi)基本保持不變;和上升時(shí)間/下降時(shí)間調(diào)節(jié)器，用于將內(nèi)部信號(hào)的上升時(shí)間和下降時(shí)間調(diào)節(jié)至特定值。

　　存儲(chǔ)模塊采用8位和16位雙口RAM(如圖3所示)作為信號(hào)數(shù)據(jù)和權(quán)值數(shù)據(jù)的存入和讀取存儲(chǔ)器，分別用來(lái)存放輸入信號(hào)x、權(quán)值ω和誤差e，分別由控制信號(hào)clkregbt，clk_regw和clk_rege來(lái)控制信號(hào)的寫入和讀出。其中x_ram用來(lái)存放輸入信號(hào);w_ram存放權(quán)值，其輸入為系數(shù)更新模塊的輸出，輸出為更新后的權(quán)值。

　　2.2.3 自適應(yīng)處理及復(fù)數(shù)乘加器模塊

　　數(shù)字波束形成器是通過(guò)加權(quán)因子對(duì)空間不同陣元接收信號(hào)的加權(quán)求和而成的。由于加權(quán)因子相當(dāng)于濾波器系數(shù)，而輸入的信號(hào)為空間位置不同的陣元的接收信號(hào)。所以可將數(shù)字波束形成器等同于一個(gè)空域?yàn)V波器來(lái)實(shí)現(xiàn)。

　　3 系統(tǒng)仿真與驗(yàn)證

　　本文設(shè)計(jì)核心部分是基于Stratix系列EPlS10芯片設(shè)計(jì)的分別對(duì)I/Q兩路原始數(shù)據(jù)進(jìn)行DLMS自適應(yīng)算法和復(fù)數(shù)乘加運(yùn)算，在QuartusⅡ環(huán)境下用VHDL語(yǔ)言編寫了各功能模塊，并進(jìn)行了仿真，共占用了2 703個(gè)邏輯單元，同時(shí)應(yīng)用Matlab對(duì)數(shù)字結(jié)果進(jìn)行波形仿真，以下為仿真驗(yàn)證的結(jié)果。

　　圖5為主控模塊的仿真波形，其中ST0，ST1，ST2，ST3為復(fù)數(shù)乘法的4種組合，clk_regbt用來(lái)控制乘法器完成乘法，counter_bt用來(lái)控制乘數(shù)的位選，clk_reg用來(lái)控制運(yùn)算新數(shù)的進(jìn)入、上次計(jì)算的完畢和結(jié)果的輸出。

　　圖6為復(fù)數(shù)乘加模塊功能仿真結(jié)果，dc_out，ds_out，xc_out，xs_out分別是輸入信號(hào)和期望信號(hào)的實(shí)部和虛部，ec_out，es_out，yc_out，ys_out分別為誤差和濾波輸出的實(shí)部和虛部。

　　圖7為系統(tǒng)仿真測(cè)試結(jié)果：系統(tǒng)預(yù)形成波束方向?yàn)?°方向，干擾從45°傳來(lái)，通過(guò)仿真結(jié)果可以看出，主波束在0°方向形成，和預(yù)形成主波束吻合，在45°干擾方向形成零陷，并且提高了主波束的增益，滿足系統(tǒng)的設(shè)計(jì)要求。

　　4 結(jié) 語(yǔ)

　　本文介紹了利用FPGA芯片實(shí)現(xiàn)的自適應(yīng)BDF結(jié)構(gòu)，給出了相應(yīng)的硬件設(shè)計(jì)和仿真驗(yàn)證，采用FPGA結(jié)構(gòu)，硬件成本低，在自適應(yīng)陣列信號(hào)處理系統(tǒng)中具有很好的應(yīng)用前景。