基于USB協(xié)議的DSP高速上位機(jī)接口設(shè)計(jì)
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2．2 FPGA內(nèi)的Linkport口邏輯設(shè)計(jì)
由于Link協(xié)議采用雙時(shí)鐘沿傳輸數(shù)據(jù)，而同步FPGA系統(tǒng)中，一般只采用單一時(shí)鐘的上升沿完成操作，因此需要將FPGA系統(tǒng)工作頻率SCLK設(shè)定為L(zhǎng)ink時(shí)鐘的2倍。然后將該時(shí)鐘的兩分頻輸出作為L(zhǎng)xCLKOUT信號(hào)，有效數(shù)據(jù)則在SCLK的上升沿更新。
FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容，且采用了雙向雙倍數(shù)據(jù)傳輸DDR技術(shù)，能實(shí)現(xiàn)雙向雙倍的數(shù)據(jù)傳輸。FPGA中的Link口接口模塊電路如圖4所示。本文引用地址：http://www.biyoush.com/article/150316.htm
圖5是FPGA內(nèi)實(shí)現(xiàn)DSP數(shù)據(jù)上行的Linkport口接收時(shí)序仿真圖(基于Modelsim仿真軟件)。
Link口協(xié)議的一大特點(diǎn)就是在收發(fā)數(shù)據(jù)時(shí)可以選擇是否需要校驗(yàn)位VERE比特，VERE的啟用或關(guān)閉可以通過(guò)ADSP-TS101中的寄存器來(lái)設(shè)置，也可以通過(guò)FPGA模塊中的Verein信號(hào)置高或置低來(lái)設(shè)置。該設(shè)計(jì)在FPGA中設(shè)置VERE信號(hào)的啟用或關(guān)閉。當(dāng)VERE啟用后，F(xiàn)PGA模塊中的輸出信號(hào)Rx_Vere_Bad用于表征最后接收的128 b數(shù)據(jù)是否正確。由于使用VERE有兩個(gè)好處，一是能保證數(shù)據(jù)的完整性；二是能減小在兩個(gè)時(shí)鐘不嚴(yán)格一致的系統(tǒng)中傳輸數(shù)據(jù)時(shí)產(chǎn)生數(shù)據(jù)重疊的可能性。因而在設(shè)計(jì)中采用了帶數(shù)據(jù)校驗(yàn)的傳輸方式。
評(píng)論