目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時鐘管理和DSP)的硬核(ASIC型)模塊。如圖1-1所示(注：圖1-1只是一個示意圖，實際上每一個系列的FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu))，FPGA芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊?！　D1-1 FPGA芯片的內(nèi)部結(jié)構(gòu)

　　FPGA芯片的內(nèi)部結(jié)構(gòu)每個模塊的功能如下：　　1. 可編程輸入輸出單元(IOB)　　可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。 FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持不同的I/O標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率?！　D1-2 典型的IOB內(nèi)部結(jié)構(gòu)示意圖

　　典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當(dāng)外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間(Hold Time)的要求可以降低，通常默認(rèn)為0?！　榱吮阌诠芾砗瓦m應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個組(bank)，每個bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個bank只能有 一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件?！　?. 可配置邏輯塊(CLB)　　CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由4或6個輸入、一些 選型電路(多路復(fù)用器等)和觸發(fā)器組成。 開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(一般為4個或2個)相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。　　圖1-3 典型的CLB結(jié)構(gòu)示意圖

　　典型的CLB結(jié)構(gòu)示意圖Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個Slice由兩個4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個異或門(XORG)和一個專用與門(MULTAND)，一個異或門可以使一個Slice實現(xiàn) 2bit全加操作，專用與門用于提高乘法器的效率;進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)復(fù)用器(MUXC)組成，用于實現(xiàn)快速的算術(shù)加減法操作;4輸入函數(shù)發(fā)生 器用于實現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的兩個輸入函數(shù)為6輸入，可以實現(xiàn)6輸入LUT或 64比特移位寄存器);進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。　　圖1-4 典型的4輸入Slice結(jié)構(gòu)示意圖

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