嵌入式系統(tǒng)芯片的軟硬件協(xié)同仿真環(huán)境設計
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驗證的總體架構是分層次的，層次化的驗證環(huán)境具有很好的擴展性和重用性，各個層次完成自己特定的功能。Test層又叫TC層，主要完成數(shù)據(jù)激勵的定義、環(huán)境的控制工作。Generator層定義的數(shù)據(jù)“模板”，產(chǎn)生各種數(shù)據(jù)激勵。Function Layer層完成輸入和輸出數(shù)據(jù)激勵的收集，進行自動比對。Command Layer層主要按接口時序收發(fā)數(shù)據(jù)，同時將一些底層方法(如數(shù)據(jù)讀寫等)進行封裝。Signal Layer層主要是完成接口信號連接工作。不同的人關注不同層次，一般的驗證人員只需要在Test層工作，編寫測試向量。只有搭建環(huán)境的驗證人員才需了解各個層次。驗證架構的層次化降低了驗證環(huán)境復雜度和環(huán)境維護成本，提升了驗證效率。本文引用地址：http://www.biyoush.com/article/150062.htm
本文基本采用圖4的驗證環(huán)境架構的思路，并在其基礎上進行修改，添加相應組件。VMM驗證環(huán)境架構如圖5所示，環(huán)境數(shù)據(jù)流從測試用例Test Case開始，經(jīng)過數(shù)據(jù)包產(chǎn)生器Generator和數(shù)據(jù)處理器Transactor送給BFM處理，BFM把驗證環(huán)境的抽象層次從信號級抽象到Transaction級，在實現(xiàn)上只做時序轉換功能，利于重用。從發(fā)送方向看，BFM只負責將接收到的數(shù)據(jù)發(fā)送給DUT；從接收方向看，BFM只負責將接收到的數(shù)據(jù)發(fā)給Transactor，實現(xiàn)任何數(shù)據(jù)的解析。Monitor抓取接口上的信號，并分析各組控制信號之間的邏輯時序關系，檢查其是否滿足協(xié)議所規(guī)定的邏輯時序關系，同時把監(jiān)測到的數(shù)據(jù)信號轉化為數(shù)組送到RM解析。與BFM一樣，Monitor只實現(xiàn)時序轉換功能，不做數(shù)據(jù)解析。從Monitor上采樣數(shù)據(jù)再送入RM，是基于重用的角度考慮。參考模型(RM)用于預測數(shù)據(jù)響應，Check組件將RM的輸出數(shù)據(jù)與被觀測響應進行比較。
該驗證環(huán)境架構還添加斷言(Assertion)來提高觀察和定位設計問題的能力。斷言是檢查DUT中信號行為是否正確的觀察器，用來描述被預期的特定性質(zhì)。本文采用的斷言為SVA斷言語言，可以應用到設計過程的各個階段，還可以統(tǒng)計功能覆蓋率。
5 基于DSM的軟硬件協(xié)同仿真調(diào)試
由于DSM模型在仿真過程中，會將ARM執(zhí)行的每一步動作打印出來，生成一個log．eis文件，由該文件給出的信息定位問題非常方便，如圖6所示。
圖中第1列表示程序執(zhí)行到ARM的第幾個時鐘周期。第2列是ARM執(zhí)行的指令類型。第3列的CCFAIL表示條件執(zhí)行時是否執(zhí)行，如果條件執(zhí)行了，則不打印CCFAIL，反之則打印出CCFAIL。第4列是ARM執(zhí)行的機器碼。最后幾列是詳細的ARM執(zhí)行的動作，從圖中可以看出ARM執(zhí)行哪一步指令，將哪些數(shù)據(jù)讀寫到哪些地址。對應的仿真波形圖如圖7所示?？梢钥闯?，log．eis完整無誤地將ARM執(zhí)行的動作打印了出來。
結語
設計驗證是SoC設計的關鍵技術之一，貫穿整個SoC設計過程。隨著SoC技術的發(fā)展，軟硬件協(xié)同驗證的效率和正確性對整個SoC設計的影響也越來越大。相比傳統(tǒng)的軟硬件協(xié)同環(huán)境，本文介紹的環(huán)境速度快，更真實，調(diào)試也更加容易。該環(huán)境可繼承性好，能夠為各種SOC項目開發(fā)驗證所用。
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