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            嵌入式微處理器IP core設(shè)計(jì)與分析

            作者: 時(shí)間:2012-02-07 來源:網(wǎng)絡(luò) 收藏

            3.1 仿真驗(yàn)證
            驗(yàn)證方法:首先編寫各種測試代碼:然后轉(zhuǎn)化為vhdl文件,再寫入ROM模塊;最后在仿真環(huán)境中運(yùn)行核,完成對整個系統(tǒng)的全指令集測試。一般內(nèi)部RAM和寄存器的值無法直接檢測,可以通過多條指令將其輸出到核的四個輸出端口供檢查。本文采用Model Tech公司的仿真工具M(jìn)oledsim來進(jìn)行功能仿真和時(shí)序仿真。

            本文引用地址:http://www.biyoush.com/article/149766.htm

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            圖6是對基本子程序調(diào)用指令的測試仿真時(shí)序。包括子程序調(diào)用、傳送、加法以及返回等指令。根據(jù)測試指令集,如果程序執(zhí)行正確,那么在程序執(zhí)行完后,輸出端口P0口就會出現(xiàn)21H。
            測試指令集:MOV A,#20H;ACALL DELY;MOV P0,A;DELAY:INC A;MOVP0,A。
            3.2 綜合及綜合結(jié)果
            本文中的綜合及優(yōu)化都是由綜合工具SynplifyPro來完成的。利用Synplify Pro工具提供的邏輯綜合與適配工具和的約束條件,可以方便的實(shí)現(xiàn)本文各模塊的邏輯綜合和布局布線。
            對于本文中的八位來說,由于它是一個非常復(fù)雜的數(shù)字邏輯電路,不僅包含大量的組合邏輯電路,而且包含了時(shí)序復(fù)雜的時(shí)序邏輯電路。通過邏輯綜合估計(jì)整個系統(tǒng)超過一百萬門,因此要用大容量的可編程邏輯器件來做電路驗(yàn)證。通過比較各種可編程邏輯器件的性能和結(jié)構(gòu)特點(diǎn)(見表2),決定采用器件Xilinx Virtex2 XC2V1000bg575—6來完成本文的電路驗(yàn)證。

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            綜合結(jié)果主要是利用結(jié)構(gòu)視圖、綜合報(bào)告綜合結(jié)果是否滿足時(shí)序要求,分析綜合的頻率、面積等信息。
            3.3 性能分析
            本文的器件資源的占用情況如表3。 (由于內(nèi)部存儲器要占用很多的資源,故此表列出的是縮減內(nèi)部內(nèi)存后器件的資源占用情況)。

            h.JPG


            將經(jīng)過FPGA驗(yàn)證的MCU核與傳統(tǒng)的做比較,可以看出,由于所核是采用硬布線邏輯產(chǎn)生控制信號,所以其工作時(shí)鐘頻率要大大優(yōu)于傳統(tǒng)的微處理器。FPGA驗(yàn)證的結(jié)果是,工作時(shí)鐘頻率大于60MHz,是傳統(tǒng)微控制器工作時(shí)鐘頻率的五倍;在每MHz時(shí)鐘頻率的指令執(zhí)行效率指標(biāo)上,所微處理器核的性能約為傳統(tǒng)微控制器的12倍。這得益于微控制器內(nèi)核采用類RISC指令結(jié)構(gòu),及設(shè)計(jì)指令執(zhí)行周期的大大減小。

            4 結(jié)束語
            由于整個微控制器內(nèi)核都是采用可綜合的VHDL語言描述,這使得該內(nèi)核具有很好的可移植性、可重復(fù)利用性和實(shí)用性。也可以適當(dāng)?shù)赝貙挃?shù)據(jù)總線的寬度,以減少內(nèi)存訪問的次數(shù),從而提高指令執(zhí)行效率。此外,還可借助EDA工具,方便地與AD/DA轉(zhuǎn)換器、LCD顯示驅(qū)動器、串行通信接口等外圍功能模塊綜合成各種控制系統(tǒng)。

            linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解(linux不再難懂)

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