背板系統(tǒng)以４０ＭＨｚ晶振輸出作為時(shí)鐘，Ｃ４０ＤＳＰ工作在４０ＭＨｚ時(shí)鐘下，ＸＣＶ２００ＦＰＧＡ以４０ＭＨｚ時(shí)鐘作為輸入，在內(nèi)部通過(guò)ＤＤＬ電路可將內(nèi)部工作時(shí)鐘倍頻到１８０ＭＨｚ。ＤＳＰ通過(guò)本地總線(xiàn)（ＬＡ０．．３０、ＬＤ０．．３１）以ＴＴＬ兼容方式與ＦＰＧＡ接口，占用ＦＰＧＡ６５ｂｉｔＩ／Ｏ資源；ＤＳＰ通過(guò)本地總線(xiàn)對(duì)ＦＰＧＡ進(jìn)行配置、參數(shù)設(shè)置及數(shù)據(jù)交換，實(shí)現(xiàn)軟硬件之間的協(xié)同處理。

Ｖｉｒｔｅｘ系列ＦＰＧＡ內(nèi)部供電電壓為２．５Ｖ，Ｉ／Ｏ通過(guò)ＶＣＣＯ和ＶＲＥＦ控制實(shí)現(xiàn)與各種電平接口之間的兼容；與ＴＴＬ兼容的ＶＣＣＯ控制電壓為３．３Ｖ，ＶＲＥＦ作為一般Ｉ／Ｏ使用；Ｖｉｒｔｅｘ的Ｉ／Ｏ分組方式實(shí)現(xiàn)使得不同電平接口得以在同一芯片設(shè)計(jì)中共存。

背板通過(guò)１６８線(xiàn)ＸＰＣＩ總線(xiàn)與外部系統(tǒng)接口，ＸＰＣＩ總線(xiàn)主要包含三大部分：電源接口、ＦＰＧＡ的可編程Ｉ／Ｏ口、ＤＳＰ接口。電源接口包括給ＤＳＰ、ＣＬＰＤ、ＳＲＡＭ及其他ＴＴＬ邏輯供電的５Ｖ電源，給ＸＣＶ２００ＰＱ２４０等Ｖｉｒｔｅｘ系列ＦＰＧＡ內(nèi)部工作邏輯供電的２．５Ｖ電源，Ｉ／Ｏ接口供電電平ＶＣＣＯ和分組參考電平ＶＲＥＦ（Ｂａｎｋ０～Ｂａｎｋ７ＦＰＧＡ可編程Ｉ／Ｏ接口主要提供了６４個(gè)從Ｖｉｒｔｅｘ系列ＦＰＧＡ引出的可編程Ｉ／Ｏ引腳，用于設(shè)計(jì)特定邏輯；ＤＳＰ接口提供了ＴＭＳ３２０Ｃ４０ＤＳＰ主總線(xiàn)接口、中斷口和通信端口０及ＴＣＬＫ０和ＴＣＬＫ１，用于系統(tǒng)擴(kuò)展及與用戶(hù)程序之間的數(shù)據(jù)交換。

背板有豐富的配置及調(diào)試接口。Ｖｉｒｔｅｘ系列ＦＰＧＡ在板上可實(shí)現(xiàn)三種配置方式：從串方式（通過(guò)Ｘｌｉｎｘ專(zhuān)用Ｘ＿Ｃｈｅｃｋｅｒ接口）、ＪＴＡＧ方式（通過(guò)ＸＰＣＩ接口提供給用戶(hù)）、Ｓｅｌｅｃｔ＿ＲＡＭ方式（通過(guò)ＤＳＰ和ＸＣ９５３６ＣＰＬＤ實(shí)現(xiàn)）；ＤＳＰ調(diào)試通過(guò)專(zhuān)用１４芯ＪＴＡＧ接口完成；ＣＰＬＤ邏輯可通過(guò)標(biāo)準(zhǔn)ＪＴＡＧ電纜實(shí)時(shí)修改配置。ＤＳＰ其他５個(gè)通信口通過(guò)５個(gè)ＩＤＣ１４插座輸出，可根據(jù)系統(tǒng)實(shí)際需要選用。

３基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可編程嵌入式信號(hào)處理背板的調(diào)試

在信號(hào)處理背板制作完成之后，我們對(duì)背板進(jìn)行了調(diào)試，并開(kāi)發(fā)了一些背板專(zhuān)用配置程序。

在調(diào)試過(guò)程中我們使用了ＷｈｉｔｅＭｏｕｎｔ公司的ＣｏｄｅＣｏｍｐｏｓｅｒＤＳＰ開(kāi)發(fā)調(diào)試軟件和Ｘｉｌｉｎｘ公司的Ｆｏｕｎｄａｔｉｏｎ２．１ＩＦＰＧＡ＆ＣＰＬＤ開(kāi)發(fā)調(diào)試軟件。為全面驗(yàn)證我們預(yù)期的設(shè)計(jì)效果，調(diào)試按以下過(guò)程進(jìn)行：

（１）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)Ｘ＿Ｃｈｅｃｋｅｒ接口向ＦＰＧＡ下載測(cè)試配置，ＦＰＧＡ響應(yīng)結(jié)果正確。

（２）利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過(guò)ＪＴＡＧ電纜對(duì)ＤＳＰ內(nèi)部ＲＡＭ和外部ＳＲＡＭ進(jìn)行測(cè)試，測(cè)試表明硬件設(shè)計(jì)正確。

（３）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)標(biāo)準(zhǔn)ＪＴＡＧ電纜對(duì)ＸＣ９５３６下載測(cè)試配置，ＣＰＬＤ響應(yīng)結(jié)果正確。

（４）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)標(biāo)準(zhǔn)ＪＴＡＧ電纜對(duì)ＸＣ９５３６下載自行設(shè)計(jì)的ＦＰＧＡ專(zhuān)用配置，利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過(guò)ＪＴＡＧ電纜對(duì)ＤＳＰ加載專(zhuān)用配置程序，使得ＤＳＰ完成對(duì)Ｆｌａｓｈ燒錄ＦＰＧＡ配置數(shù)據(jù)和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ數(shù)據(jù)。

（５）脫離開(kāi)發(fā)系統(tǒng)，背板上電通過(guò)Ｆｌａｓｈ內(nèi)的配置數(shù)據(jù)自行ＦＰＧＡ配置和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ運(yùn)行結(jié)果正確。

４應(yīng)用設(shè)計(jì)實(shí)例

為進(jìn)一步驗(yàn)證背板的通用性，我們根據(jù)實(shí)際課題需求，在背板上開(kāi)發(fā)了兩個(gè)應(yīng)用設(shè)計(jì)實(shí)例。一個(gè)是３２０ＭＨｚ３２ｂｉｔ高速計(jì)數(shù)器。我們?cè)谝郧伴_(kāi)發(fā)的２００ＭＨｚ高速計(jì)數(shù)器的基礎(chǔ)上，基于多路均勻相差時(shí)鐘信號(hào)在ＴＯＡ?xí)r刻進(jìn)行邏輯譯碼獲得高速計(jì)數(shù)效果的原理，通過(guò)外部４０ＭＨｚ輸入時(shí)鐘，利用ＶｉｒｔｅｘＦＰＧＡ內(nèi)部ＤＤＬ電路產(chǎn)生４路相差９０°的８０ＭＨｚ信號(hào)，形成３２０ＭＨｚ３２ｂｉｔ高速計(jì)數(shù)器，使得時(shí)間測(cè)量精度達(dá)到３ｎｓ左右。該設(shè)計(jì)可用于高精度ＴＯＡ、ＰＷ、ＲＦ等參數(shù)的測(cè)量。

另一個(gè)是基于內(nèi)容可尋址存儲(chǔ)器（ＣＡＭ）的關(guān)聯(lián)比較器。我們?cè)诔浞址治觯兀欤椋睿峁┑模茫粒停撸茫铮颍逶O(shè)計(jì)的基礎(chǔ)上，自行設(shè)計(jì)了一種基于ＣＡＭ的可編程關(guān)聯(lián)比較器。該比較器采用中值比較法，可通過(guò)控制線(xiàn)控制比較范圍，并設(shè)計(jì)了一種專(zhuān)門(mén)對(duì)付捷變參數(shù)的多值比較邏輯。我們利用ＸＣＶ２００ＰＱ２４０實(shí)現(xiàn)了上述設(shè)計(jì)，通過(guò)測(cè)試母板上的ＵＡＲＴ從控制臺(tái)微機(jī)上接收模擬輻射源數(shù)據(jù)。測(cè)試結(jié)果表明，在輻射源參數(shù)空間重疊不太嚴(yán)重的情況下，該設(shè)計(jì)可同時(shí)處理８０個(gè)以上的裝定輻射源參數(shù)（１２８ｂｉｔＰＤＷ可包含捷變參數(shù)），且能達(dá)到較好的分選效果，可見(jiàn)它在偵察信號(hào)處理領(lǐng)域的應(yīng)用前景是非常廣闊的。