用VHDL/VerilogHD語(yǔ)言開(kāi)發(fā)PLD/FPGA的完整流程為：

　　1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

　　2.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確(也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真)

　　3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf(edif)的EDA工業(yè)標(biāo)準(zhǔn)文件。

　　4.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)

　　5.時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。(也叫后仿真)

　　6.編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中

　　通常以上過(guò)程可以都在PLD/FPGA廠家提供的開(kāi)發(fā)工具(如MAXPLUSII，F(xiàn)oundation，ISE)中完成，但許多集成的PLD開(kāi)發(fā)軟件只支持VHDL/Verilog的子集，可能造成少數(shù)語(yǔ)法不能編譯，如果采用專用HDL工具分開(kāi)執(zhí)行，效果會(huì)更好，否則這么多出售專用HDL開(kāi)發(fā)工具的公司就沒(méi)有存在的理由了。