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            EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于半導(dǎo)體存儲(chǔ)芯片K9WBG08U1M的大容量存儲(chǔ)器簡(jiǎn)介

            基于半導(dǎo)體存儲(chǔ)芯片K9WBG08U1M的大容量存儲(chǔ)器簡(jiǎn)介

            作者: 時(shí)間:2012-09-16 來源:網(wǎng)絡(luò) 收藏

            O 引言

            本文引用地址:http://www.biyoush.com/article/148387.htm

              隨著航空航天航海等技術(shù)的發(fā)展,無論是星載還是艦載方面的技術(shù)要求,都迫切希望有一種能夠在惡劣環(huán)境(高溫、低溫、振動(dòng))下正常工作,并且易于保存的視頻記錄設(shè)備,以滿足數(shù)據(jù)管理系統(tǒng)方面的要求。

              早期的海量數(shù)據(jù)記錄主要是使用磁帶機(jī),但存放在磁帶機(jī)中的數(shù)據(jù)保存條件較高,它容易受到天氣和濕度等環(huán)境的影響。而使用作為介質(zhì)則具有密度高、無轉(zhuǎn)動(dòng)部件、可靠性高、體積小、重量輕等特點(diǎn),因此,存儲(chǔ)逐漸成為高可靠性數(shù)據(jù)記錄器的主流方案。

              存儲(chǔ),可以很好的滿足工業(yè)控制或軍事領(lǐng)域等惡劣環(huán)境下的使用要求。

              1 的應(yīng)用設(shè)計(jì)

              1.1 系統(tǒng)組成

              整個(gè)視頻壓縮與大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)一般由多路視頻服務(wù)終端、中心控制分系統(tǒng)、大容量電子存儲(chǔ)陣列等組成。其中,多路視頻服務(wù)終端用于視頻信號(hào)的采集和壓縮,壓縮后的視頻數(shù)據(jù)通過網(wǎng)絡(luò)送入存儲(chǔ)陣列保存,也可以通過以太網(wǎng)送到指定的用戶進(jìn)行瀏覽;中心控制分系統(tǒng)以高性能嵌入式處理器BF537為核心,可完成視頻服務(wù)終端的控制,存儲(chǔ)陣列數(shù)據(jù)的讀出。它通過百兆以太網(wǎng)與上位機(jī)進(jìn)行高速數(shù)據(jù)交換;存儲(chǔ)陣列可提供高達(dá)4T的存儲(chǔ)深度,它由10塊400MByte容量的獨(dú)立存儲(chǔ)板組成,可為多路視頻服務(wù)終端提供同時(shí)存儲(chǔ)服務(wù),存儲(chǔ)介質(zhì)采用大容量非易失NAND-Flash芯片,單片存儲(chǔ)容量為32Gbit,每塊存儲(chǔ)板都可由視頻服務(wù)終端寫入,并由中心控制分系統(tǒng)讀出。其系統(tǒng)組成框圖如圖1所示。

              


              1.2 系統(tǒng)工作原理

              攝像機(jī)輸出的視頻信號(hào)進(jìn)入視頻采集壓縮卡后,首先通過A/D變換器進(jìn)行視頻信號(hào)采集,采樣后輸出的數(shù)字視頻信號(hào)經(jīng)FPGA整理后進(jìn)入數(shù)字信號(hào)處理器DSP,然后對(duì)視頻數(shù)據(jù)在DSP中按照MPEG4協(xié)議進(jìn)行視頻壓縮,形成MPEG4格式的視頻數(shù)據(jù)流;每塊采集壓縮板的視頻數(shù)據(jù)流可實(shí)時(shí)保存到存儲(chǔ)陣列中。如果有用戶需要訪問,則將該數(shù)據(jù)流打包后發(fā)送給指定的用戶。

              壓縮和存儲(chǔ)過程受主控計(jì)算機(jī)的控制。如果有用戶需要瀏覽保存的視頻數(shù)據(jù),則需要向主控計(jì)算機(jī)發(fā)出瀏覽請(qǐng)求,主控計(jì)算機(jī)接受后,即可通過讀數(shù)據(jù)邏輯選擇存儲(chǔ)陣列中的數(shù)據(jù)塊,然后讀出后打包并發(fā)送給指定的用戶。主控計(jì)算機(jī)可以同時(shí)響應(yīng)多個(gè)用戶的請(qǐng)求。

              2 大容量電子存儲(chǔ)陣列設(shè)計(jì)

              2.1 數(shù)據(jù)收發(fā)接口

              存儲(chǔ)板的數(shù)據(jù)收發(fā)可通過DSP實(shí)現(xiàn)。考慮到與前端芯片選擇的一致性,本方案選擇ADI公司的ADSP-BF533為數(shù)據(jù)收發(fā)處理器。執(zhí)行存儲(chǔ)操作時(shí),BF533將從輸入/輸出總線并行外設(shè)接口(PPI)接收中心控制板發(fā)送的存儲(chǔ)數(shù)據(jù),并將其緩存到SDRAM,同時(shí)按照的編程時(shí)序要求形成的編程指令,再通過FPGA發(fā)送到K9WBG08U1M存儲(chǔ)芯片;而在執(zhí)行讀操作時(shí),BF533則通過FPGA向K9WBG08U1M發(fā)送讀操作指令,以讀取指定區(qū)域的數(shù)據(jù)并緩存到SDRAM存儲(chǔ)器中,然后通過輸入/輸出總線(PPI)發(fā)送到中心控制分系統(tǒng)并將其回送給上位機(jī)進(jìn)行瀏覽。


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