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            基于多處理器的可識(shí)別方位引信信號(hào)處理系統(tǒng)

            作者: 時(shí)間:2013-04-24 來源:網(wǎng)絡(luò) 收藏

            采用多普勒最大值比較法來目標(biāo)脫靶,即根據(jù)4路多普勒進(jìn)行頻譜分析后,按照頻域能量比幅的方祛進(jìn)行,4通道多普勒接收機(jī)和器多通道之間的指標(biāo)一致性將影響測(cè)向的精度,對(duì)接收機(jī)和信號(hào)器的通道一致性進(jìn)行了標(biāo)定,如圖7所示。

            本文引用地址:http://www.biyoush.com/article/148047.htm

            f.JPG


            3.2 多器協(xié)同工作下高速數(shù)據(jù)傳輸
            由于設(shè)計(jì)中采用FPGA+DSP的系統(tǒng)構(gòu)成方式,由兩片F(xiàn)PGA完成4路多普勒信號(hào)的FFT運(yùn)算、求模運(yùn)算等,由DSP完成后續(xù)復(fù)雜算法計(jì)算。對(duì)于每幀運(yùn)算,經(jīng)2片F(xiàn)PGA處理得到的4路信號(hào)頻域信息能夠快速、同步、準(zhǔn)確的傳到下級(jí)DSP芯片中,是多設(shè)計(jì)中的難點(diǎn)。
            以256點(diǎn),8位FFT運(yùn)算為例,在兩片F(xiàn)PGA進(jìn)行完FFT運(yùn)算和模值運(yùn)算后,得到4路多普勒信號(hào)的頻域信息,共4路×256點(diǎn)×8位數(shù)據(jù),這些數(shù)據(jù)后要進(jìn)行頻域單元平均恒虛警算法判斷是否存在目標(biāo),以及用消比幅算法來判斷目標(biāo)的信息。而進(jìn)行下一步處理,首先要完成4路頻域數(shù)據(jù)的傳輸問題,在信號(hào)處統(tǒng)設(shè)計(jì)中,數(shù)據(jù)處理有實(shí)時(shí)性處理的要求,并且FPGA與DSP之間只有一個(gè)數(shù)據(jù)通路,如果將4路數(shù)據(jù)串行傳輸,傳輸時(shí)間將大幅增加,直接導(dǎo)致信號(hào)處統(tǒng)不能滿足實(shí)時(shí)性要求。這樣的考慮,在傳輸數(shù)據(jù)之前首先將4路×256點(diǎn)×8位數(shù)據(jù),轉(zhuǎn)化為1路×512點(diǎn)×16位的頻域數(shù)據(jù),通過DSP的16位數(shù)據(jù)通路傳輸數(shù)據(jù),這種數(shù)據(jù)預(yù)處理方法需要將兩片F(xiàn)PGA的數(shù)據(jù)進(jìn)行融合,在緩存模塊的軟件設(shè)計(jì)中,首先將FPGA1和FPGA2中的兩路FFT運(yùn)算結(jié)果2路×8位融合成1路×16位數(shù)據(jù),再將FPGA2中的處理結(jié)果傳至FPGA1中,將兩片F(xiàn)PGA的處理結(jié)果分別存入兩個(gè)雙口RAM中,兩個(gè)存儲(chǔ)器統(tǒng)一由DSP地址總線控制,增設(shè)存儲(chǔ)器選擇端,同一時(shí)刻僅有一個(gè)RAM向DSP傳輸數(shù)據(jù)。多級(jí)數(shù)據(jù)緩存示意圖如圖8所示。

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            根據(jù)上述原理進(jìn)行數(shù)據(jù)緩存設(shè)計(jì),本系統(tǒng)能夠快速、4通道同步、準(zhǔn)確地將頻域處理結(jié)果送制下級(jí)運(yùn)算中,保證了系統(tǒng)的準(zhǔn)確性和快速性。
            3.3 高速信號(hào)處理中的多級(jí)流水設(shè)計(jì)
            由于與目標(biāo)高速交會(huì),要正確目標(biāo)、精確控制炸點(diǎn),就必須在較短的時(shí)間內(nèi)處理大量的回波信息。定向毫米波數(shù)字信號(hào)處理立足于干擾條件下探測(cè)識(shí)別目標(biāo)的設(shè)計(jì)理念,更需要在短時(shí)間內(nèi)對(duì)多個(gè)象限的回波信號(hào)做多批次的處理并進(jìn)行特征積累,完成干擾模式的識(shí)別和目標(biāo)的精確檢測(cè)及定位。因此,對(duì)信號(hào)處理的快速性、實(shí)時(shí)性要求更高。
            為保證系統(tǒng)工作的實(shí)時(shí)性,在整個(gè)信導(dǎo)處統(tǒng)設(shè)計(jì)中采用了多級(jí)流水線處理,首先將整個(gè)信號(hào)處理系統(tǒng)分為時(shí)頻轉(zhuǎn)換和目標(biāo)檢測(cè)、方位識(shí)別兩級(jí)大流水線,在FPGA的設(shè)計(jì)中,將整個(gè)時(shí)頻轉(zhuǎn)換也分為數(shù)據(jù)接收緩存、FFT運(yùn)算、求模運(yùn)算、數(shù)據(jù)輸出緩存等模塊。在每個(gè)模塊設(shè)計(jì)中,又將各模塊運(yùn)進(jìn)行分級(jí)處理,多級(jí)流水線處埋保證了整個(gè)信號(hào)處理系統(tǒng)的實(shí)時(shí)性和快速性。多級(jí)流水的思想利用了FPGA內(nèi)部的豐富資源、面積換取了速度,大幅提高了系統(tǒng)關(guān)鍵路徑的最高時(shí)鐘頻率,fmax。

            4 結(jié)束語
            文中設(shè)計(jì)了一種的數(shù)字信號(hào)處理機(jī),不僅實(shí)現(xiàn)了的頻域目標(biāo)檢測(cè)算法,同時(shí)實(shí)現(xiàn)了多普勒比幅算法的方位識(shí)別算法,具有8象限的方位識(shí)別能力,信號(hào)裝調(diào)完成后,對(duì)信號(hào)處理電路進(jìn)行了不同交會(huì)狀態(tài)的數(shù)據(jù)回放,結(jié)果表明,該信號(hào)處理器能夠在不同的交會(huì)條件下,準(zhǔn)確給出目標(biāo)存在信號(hào)和目標(biāo)方位信息,實(shí)現(xiàn)8象限的目標(biāo)方位識(shí)別。


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